Организация эвм

Задание

Разработать УУ процессора для выполнения трех команд обработки целых восьмиразрядных  двоичных чисел (поразрядного логического  «или», исключающего или «или» и  сложения). Формат команды: КОП A1, A2. Использовать следующие способы размещения операндов: регистр – память (прямая адресация), память – регистр (прямая адресация), регистр – непосредственно операнд. Разрядность адресов 8 бит. Результат сохраняется по адресу A1.

Реферат

Отчет 11с., 8 рисунков, 1 таблица

Дополнительный код, способы адресации, микропрограмма, микрооперация,

Цель работы – разработать устройство управления небольшого микропроцессора

При разработке использовались концепции «черного ящика», т.е. первоначальное определение общих функций устройства и системы входных и выходных сигналов.    В основе дальнейшей работы с «черным ящиком» использовался принцип декомпозиции, т.е. последовательное разложение функций на подфункции до получения описания функций на элементарном уровне.

В результате работы была составлен алгоритм  работы, структура цифрового вычитателя, спецификация устройства и фрагмент функциональной схемы управляющей  части устройства вычитания.

Приведены контрольный  пример в числовой форме и временная  диаграмма работы.

1. Исследование предметной области курсовой работы

1. Представление чисел

В задание не определено форма представления  чисел, так что будем считать, что все числа целые и представлены в дополнительном коде.

При записи числа в дополнительном коде, старший разряд является знаковым. Если его значение равно 0, то в остальных разрядах записано положительное двоичное число, совпадающее с прямым кодом. Если же знаковый разряд равен 1, то в остальных разрядах записано отрицательное двоичное число, преобразованное в дополнительный код. Для получения значения отрицательного числа все разряды, кроме знакового, инвертируются, а к результату добавляется единица. Обратное преобразование, то есть перевод из прямого в дополнительный код, осуществляется аналогично.

Двоичное 8-ми разрядное число может  представлять любое целое в диапазоне от −128 до +127.

2. Формат команды

 

На рисунке 1 представлен формат команды с двумя операндами: Код операции – содержит инструкцию операции на языке Машиного кода и имеет размер 2 бита; Адресные поля 1 и 2 – имеют размерность 8 бит и содержат значение операнда, адрес, или имя регистра, где храниться операнд.

3. Способы адресации

Способом, или режимом адресации  называют процедуру нахождения операнда для выполняемой команды. Если команда  использует два операнда, то для  каждого из них должен быть задан способ адресации, причем режимы адресации первого и второго операнда могут, как совпадать, так и различаться. Операнды команды могут находиться в разных местах: непосредственно в составе кода команды, в каком-либо регистре, в ячейке памяти. В зависимости от этого способы адресации делятся на:

1. Непосредственная адресация – в адресном поле указывается значение операнда в любой системе счисления.
2. Регистровая адресация – в адресном поле указывается имя регистра.
3. Неявная адресация - Поле операнда отсутствует, т.е  место хранения операнда или результата не задается явно в тексте команды. Сведения о нем даются неявно  для программиста, но понятно для УУ МП в поле мнемокода операции.
4. Прямая адресация – в адресное поле помещается указание на имя ячейки в каком-то сегменте данных.
5. Относительная адресация – в адресное поле помещаются сведения о составляющих, адреса смещения операнда.

1.4 Устройство и работа  процессора

Процессор является основным «мозговым» узлом, в задачу которого входит исполнение находящегося в памяти программного кода, который получается в результате трансляции текста программы на каком-либо языке программирования. В настоящее время под словом процессор обычно подразумевают МП – микросхему, которая, помимо соответственно процессора, может содержать и другие узлы. В соответствие с зданием наш процессор состоит из следующих блоков(Рисунок 4):

• УУ - устройство управления – формирует сигналы управления для АЛУ в соответствии с заданной командой
• АЛУ - арифметико-логического устройства – выполняет арифметические и логически операции, закодированные в команде, под управлением УУ
• РОН – Регистры Общего Назначения – Временно хранят операнды и результаты выполнения операции.

На самом деле устройство процессора сложней, но для нашей задачи достаточно такого устройства. Все блоки связаны между собой шинами, по которым передается информация в зависимости от передаваемой информации шины делятся на:

• ШД – Шину данных – служит для пересылка данных м\у блоками.
• ШУ – Шины управления – служит для передачи сигналов управления и осведомительных сигналов.

Под работой процессора подразумевается  выполнение той или иной команды, приведем упрощенный алгоритм выполнения команды с использованием указанных блоков:

• Получение и обработка команды в УУ
• Проверка способа адресации и загрузка операндов, из РОН или ОЗУ
• Исполнение команды в АЛУ
• Запись результата в РОН или ОЗУ

2. Разработка устройства

2.1. Анализ исходных  данных задания на курсовую  работу.

В задание нет указания на формат представления чисел, так что  будем считать, что все числа представлены в дополнительном коде. Основной задачей устройства будет проверка способов адресации операндов.

2.2. Спецификация устройства  на уровне черного ящика

В задании сказано, что устройство предназначено для выполнения трех арифметических операций над числами, поэтому должно быть два 8-и разрядных входа для операндов, и один 3-х разрядный для команды, и один 8-и разрядный выход для результата(рисунок 2).

 

Пример операции указанной в  задании.

Пусть: A= 0000 0110b

Пусть: B= 1111 1001b

Пусть: КОП = Сложение

Переведем исходные данные в десятичную систему счисления и выполним сложение:

А=0000 0110b= 4+2=6

B=1111 1001b= 1000 0111b=-7

А+B=6-7=-1

2.3. Представление «Чёрного ящика» устройства в виде управляющей и операционной части

Упрощенно разрабатываемое устройство можно представить схемой рисунка  3. Разделим наше устройство на две части управляющую и операционную. На управляющую часть подаются тактовые сигналы с ГТИ, осведомительные сигналы из АЛУ, и код операции, по трехразрядной шине данных.

Генератор тактовых импульсов (ГТИ) –  генерирует последовательность электрических импульсов, низкий или высокий уровень заряда, через постоянный промежуток времени. Каждая команда выполняется за определенное количество тактов.

Управляющая часть в соответствии с тактом, осведомительными сигналами и командой, подает сигналы управления в операционную часть на выполнение микроопераций. В операционную часть входят две восьмиразрядных шины данных, по которым поступают операнды, и один восьмиразрядный выход для результата.

2.4. Разделение «Чёрного ящика» устройства на основные элементы.

Представим наш «черный ящик»  более детально(Рисунок 4). Разделим его на:

• Устройство управления (УУ)
• Арифметически-логическое устройство (АЛУ)
• Регистр А и В
• Регистры общего назначения (РОН)
• Оперативно запоминающее устройство (ОЗУ)
• Регистр команд (РКОМ)

На УУ  по шинам данных поступают: код операции, и данные об операндах. В зависимости от размещения операндов УУ вырабатывает различные сигналы управления:

• Если операнд в памяти, на ОЗУ подается управляющий сигнал чтения в ОЗУ, а на шину адреса выставляется адрес операнда, после чего происходит подача значения ячейки с указанным адресом на ШД и загрузка операнда в один из регистров РОН. Откуда он потом под управлением УУ поступает в регистр А или В
• Если операнды заданы  в регистрах, то УУ отправляется управляющий сигнал на выполнения операции в соответствии с кодом операции.

АЛУ в ходе выполнения микроопераций  пересылает в УУ осведомительные  сигналы, на основе которых УУ формирует  управляющие сигналы, на выполнение той или иной микро операции.

2.4. Разработка обобщенной схемы алгоритма

С поступлением команды она обрабатывается в АЛУ, затем происходит проверка различных способов адресации операндов. Сначала проверяем расположение первого операнда, если он в регистре, то переходим к проверке следующего операнда, иначе проверяем в памяти ли он, если да то загружаем его в регистр, если нет, то задан явно в коде команды. Аналогично происходит проверка способа адресации второго операнда.

После того как оба операнда загружены  в РОН, можно начать выполнения операции, так как в задании у нас  сказано, что возможно 3 различных  операции, надо провести проверку того какая операция должна быть выполнена в АЛУ. Реализуем это с помощью условных переходов.

Результат операции по условию записывается по адресу А1. Обобщенная схема алгоритма представлена на рисунке 5.

 

Рисунок 5.

 

2.5. Разработка детальной схемы алгоритма.

Схема на рисунке 5 не доведена до уровня микроопераций, так как не раскрыт процесс загрузки операндов из памяти, и сохранения результата. Рассмотрим эти процессы более детально. Для загрузки операнда из памяти, нужно выполнить следующие действия:

• На ША установить адрес ячейки ОЗУ содержащей операнд
• На ШУ, для ОЗУ, установить сигнал чтения
• Подать на ШД содержимое ячейки

После чего произойдет его загрузка в один из регистров группы РОН. Для сохранения результата в памяти потребуются следующие действия:

• На ША установить адрес ячейки ОЗУ для сохранения результата
• На ШУ, для ОЗУ, установить сигнал записи
• Подать на ШД результат операции

После чего произойдет сохранение результата в заданной ячейки памяти. Алгоритм, доведенный, до уровня микрооперации представлен на рисунке 6.1 и 6.2

Отметим операторные блоки символами  Yi, а логические блоки символами Xi. Операторных блоков получилось 20, а логических 8. Т.е. для АЛУ потребуется 20 сигналов управления из УУ, а для УУ – 8 осведомительных из ОЧ.

 

 

2.5. Спецификация процессорного  устройства.

Опишем в таблице все линии  и сигналы, полученные в результате разработке устройства. Пусть активным для каждого устройства является его высокий (единичный) уровень.

Имя сигнала  Шина разрядность	Тип (In\Out)	Назначение сигнала
Оп А	I	Первый операнд
Оп B	I	Второй опернад
КОП	I	Код операции
Y1	I	Обработка команды
Y2	I	Сигнал управления на выполнение МО формирования адреса
Y3 / ША	I	Установка на ША адреса
Y4 / ШУ	I	Сигнал чтения на ШУ
Y5 / ШД	I	Подача операнда на ШД из ячейки ОЗУ
Y6 / ШД	I	Загрузка Операнда в РОН с  ШД
Y7	I	Сигнал управления на выполнение МО формирования адреса
Y8 / ША	I	Установка на ША адреса
Y9 / ШУ	I	Сигнал чтения на ШУ
Y10 / ШД	I	Подача операнда на ШД из ячейки ОЗУ
Y11 / ШД	I	Загрузка Операнда в РОН с  ШД
Y12	I	Сигнал управления на выполнение МО: сложения
Y13	I	Сигнал управления на выполнение МО: поразрядного логического или
Y14	I	Сигнал управления на выполнение МО: отрицающего или
Y15	I	Сигнал управления на сохранение результата в регистре А
Y16	I	Сигнал управления на выполнение МО формирования адреса
Y17 / ША	I	Установка на ША адреса
Y18 / ШУ	I	Сигнал Записи на ШУ
Y19 / ШД	I	Подача результата на ШД
Y20 / ШД	I	Загрузка Операнда с ШД в ячейку ОЗУ
X1	O	Осведомительный сигнал, активен, если, 1 операнд в регистре
X2	O	Осведомительный сигнал, активен, если, 1 операнд в памяти
X3	O	Осведомительный сигнал, активен, если, 2 операнд в регистре
X4	O	Осведомительный сигнал, активен, если, 2 операнд в памяти
X5	O	Осведомительный сигнал, активен, если, код операции, сложение
X6	O	Осведомительный сигнал, активен, если, код операции, or
X7	O	Осведомительный сигнал, активен, если, код операции, xor
X8	O	Осведомительный сигнал, активен, если, сохраняем в ОЗУ