Контрольная работа по "Программированию"

Автор работы: Пользователь скрыл имя, 30 Мая 2013 в 00:00, контрольная работа

Описание работы

Анализ работы схемы. Согласно заданию:
- комбинация данных на информационных линиях мультиплексора:
D0 = 0, D1 = 1, D2 = 0, D3 = 1;
- состояние выходов триггеров: Q1 = 0, Q2 = 1, Q3 = 0.
На шину адреса подается различная комбинация входных сигналов.
1) При подаче входного кода 010 = 0002 (А2 = 0, А1 = 0, А0 = 0) согласно схеме на адресные входы мультиплексора MS подается информация А1А0 = 002. Двоичная комбинация 002.=010, поэтому с выходом Y(MS) соединяется информационный вход D0 = 0.
На вход дешифратора DC поступает комбинация a2a1a0 = 0002 = 010, поэтому логическая 1 появляется на его выходе 0, что приводит к появлению логической единицы на входе 1 элемента ИЛИ1 и на его выходе. На выходах элементов ИЛИ2 и ИЛИ3 будет присутствовать логический 0.

Содержание работы

Задание № 1 «Таблица состояний заданной схемы»

Задание № 2 «Схема каскадного соединения мультиплексоров»

Задание № 3 «Схема каскадного соединения дешифраторов»

Задание № 4 «Схема регистровой памяти»

Использованная литература

Файлы: 1 файл

Микроэлектр.docx

— 275.73 Кб (Скачать файл)

Содержание

 

 

Задание № 1 «Таблица состояний заданной схемы»

 

Задание № 2 «Схема каскадного соединения мультиплексоров»

 

Задание № 3 «Схема каскадного соединения дешифраторов»

 

Задание № 4 «Схема регистровой памяти»

 

Использованная литература

 

 

 

 

 

 

Задание № 1 «Таблица состояний заданной схемы».

 

Таблица данных

Номер схемы

Последовательность входных кодов

Постоянное задание на информационных линиях

Состояние выходов предшеств. первому циклу время

D0

D1

D2

D3

Q1

Q2

Q3

2

0, 2, 3, 5, 4, 7, 1

0

1

0

1

0

1

0


 

 

Рисунок 1 – Схема № 2

 

Перевести десятичные выражения входных кодов в двоичное выражение:

010 = 0002; 210 = 0102; 310 = 0112; 510 = 1012; 410 = 1002;  710 = 1112;  110 = 0012

Разряды сигналов входного кода распределяются по 3 адресным каналам в соответствии с разрядностью: A0 – младший разряд, A2 – старший разряд.

 

Таблица состояний  схемы

Входной код в десятичной форме

Входные сигналы

Постоянные входные данные

Состояние выводов предшеств. циклу

Выходные

сигналы

A2

A1

A0

D0

D1

D2

D3

Q1

Q2

Q3

Q1

Q2

Q3

0

0

0

0

0

1

0

1

0

1

0

0

0

0

2

0

1

0

0

1

0

1

0

1

0

0

0

0

3

0

1

1

0

1

0

1

0

1

0

0

1

0

5

1

0

1

0

1

0

1

0

1

0

0

0

0

4

1

0

0

0

1

0

1

0

1

0

0

1

0

7

1

1

1

0

1

0

1

0

1

0

0

0

0

1

0

0

1

0

1

0

1

0

1

0

1

1

0


 

Анализ работы схемы. Согласно заданию:

- комбинация данных на информационных линиях мультиплексора:

D0 = 0, D1 = 1, D2 = 0, D3 = 1;

- состояние  выходов триггеров: Q1 = 0, Q2 = 1, Q3 = 0.

На шину адреса подается различная комбинация входных сигналов.

1) При подаче входного кода 010 = 00022 = 0, А1 = 0, А0 = 0) согласно схеме на адресные входы мультиплексора MS подается информация А1А0 = 002. Двоичная комбинация 002.=010, поэтому с выходом Y(MS) соединяется информационный вход D0 = 0.

На вход дешифратора DC поступает комбинация a2a1a0 = 0002 = 010, поэтому логическая 1 появляется на его выходе 0, что приводит к появлению логической единицы на входе 1 элемента ИЛИ1 и на его выходе. На выходах элементов ИЛИ2 и ИЛИ3 будет присутствовать логический 0.

Таким образом, на входы триггера Т1 поступают сигналы D = 0 (из выхода мультиплексора) и С = 1 (из выхода элемента ИЛИ1). Наличие логической 1 на входе синхронизирующего сигнала С триггера Т1 приводит к тому, что в триггер Т1 вместо изначального Q1 = 0 будет записан сигнал, поступающий на вход D = 0. Это приведет выходы триггера Т1 в состояние Q= 0, 1 = 1.

Сигнал  Q1 = 0 перейдет на вход D = 0 триггера Т2. Сигнал 1 = 1 поступает на вход элемента И-НЕ1 и вместе с сигналом, поступившим с выхода элемента ИЛИ2 = 0, образует комбинацию 1×0 = 0. На выходе элемента И-НЕ1 логический 0 инвертируется в = 1 и поступает на вход синхронизирующего сигнала триггера Т2. Наличие логической 1 на входе синхронизации С = 1 триггера Т2 приводит к тому, что в него вместо изначального состояния Q2 = 1 записывается сигнал D =0, поступающий с выхода Q1. Поэтому состояние выхода Q2=0, а 2=1.

На вход элемента И2 поступают логический 0 с выхода 2 = 0 и логический 0 с выхода элемента ИЛИ3, которые образуют комбинацию 0×0=0. Это приводит к появлению логического 0 на выходе элемента И2, который поступает на вход синхронизирующего сигнала С = 0 триггера Т3. Поэтому состояние триггера Т3 остается неизменным, т.е. записи сигнала, поступившего от Q2 = 0 на вход D = 0, не происходит и сохраняется изначальное состояние выходов Q3=0, а 1=1 триггера Т3.

2) При подаче входных сигналов 210 = 0102 (A2 = 0, A1 = 1, A0 = 0) согласно схеме на адресные входы мультиплексора MS подается информация А1А0 = 102. Двоичная комбинация 102.= 210, поэтому с выходом Y(MS) соединяется информационный вход D2 = 0.

На вход дешифратора DC поступает комбинация a2a1a0 = 0102 = 210, поэтому логическая 1 появляется на выходе 2 дешифратора, на входе 3 элемента ИЛИ1 и на его выходе. На выходах элементов ИЛИ2 и ИЛИ3 будет присутствовать логический 0.

Так как  состояние выходов Y(MS) = 0, элементов ИЛИ1 = 1, ИЛИ2 = 0 и ИЛИ3 = 0 будет аналогичным состоянию при подаче входных сигналов 010 = 0002 (п. 1), то состояние выходов триггеров будет Q1 = 0, Q2 = 0, Q3 = 0.

3) При подаче входных сигналов 310 = 0112 (A2 = 0, A1 = 1, A0 = 1) согласно схеме на адресные входы мультиплексора MS подается информация А1А0 = 112. Двоичная комбинация 112.= 310, поэтому с выходом Y(MS) соединяется информационный вход D3 = 1.

На вход дешифратора DC поступает комбинация a2a1a0 = 0112 = 310, поэтому логическая 1 появляется на его выходе 3, что приводит к появлению логической единицы на входе 4 элемента ИЛИ2 и на его выходе. На выходах элементов ИЛИ1 и ИЛИ3 будет присутствовать логический 0.

Таким образом, на входы триггера Т1 поступают сигналы D = 1 (из выхода мультиплексора) и С = 0 (из выхода элемента ИЛИ1). Так как на входе синхронизирующего сигнала С триггера Т1 присутствует логический 0 (выход из элемента ИЛИ1), то состояние триггера Т1 остается неизменным, т.е. записи D = 1 не происходит и сохраняется изначальное состояние выходов Q1 = 0, а = 1.

Сигнал  Q1 = 0 перейдет на вход D = 0 триггера Т2. Сигнал 1 = 1 поступает на вход элемента И-НЕ1 и вместе с сигналом, поступившим с выхода элемента ИЛИ2 = 1, образует комбинацию 1×1 = 1. На выходе элемента И-НЕ1 логическая 1 инвертируется в = 0 и поступает на вход синхронизирующего сигнала триггера Т2. Наличие логического 0 на входе синхронизации С = 0 триггера Т2 приводит к тому, что состояние триггера Т2 остается неизменным, т.е. записи D = 0 не происходит и сохраняется изначальное состояние выходов Q2 = 1, а 2 = 0.

На вход элемента И2 поступают логический 0 с выхода 2 = 0 и логический 0 с выхода элемента ИЛИ3, которые образуют комбинацию 0×0=0. Это приводит к появлению логического 0 на выходе элемента И2, который поступает на вход синхронизирующего сигнала С = 0 триггера Т3. Поэтому состояние триггера Т3 остается неизменным, т.е. записи сигнала, поступившего от Q2 = 1 на вход D = 1, не происходит и сохраняется изначальное состояние выходов Q3 = 0, а 2 = 1 триггера Т3.

4) При подаче входных сигналов 510 = 1012 (A2 = 1, A1 = 0, A0 = 1) согласно схеме на адресные входы мультиплексора MS подается информация А1А0 = 012. Двоичная комбинация 012.= 110, поэтому с выходом Y(MS) соединяется информационный вход D1 = 1.

На вход дешифратора DC поступает комбинация a2a1a0 = 1012 = 510, поэтому логическая 1 появляется на его выходе 5, что приводит к появлению логической единицы на входе 6 элемента ИЛИ3 и на его выходе. На выходах элементов ИЛИ1 и ИЛИ2 будет присутствовать логический 0.

Таким образом, на входы триггера Т1 поступают сигналы D = 1 (из выхода мультиплексора) и С = 0 (из выхода элемента ИЛИ1). Наличие логического 0 на входе синхронизирующего сигнала С триггера Т1 приводит к тому, что состояние триггера Т1 остается неизменным, т.е. записи сигнала, поступившего от Y(MS) = 1 на вход D = 1, не происходит и сохраняется изначальное состояние выходов Q1 = 0, а 1 = 1 триггера Т1.

Сигнал  Q1 = 0 перейдет на вход D = 0 триггера Т2. Сигнал 1 = 1 поступает на вход элемента И-НЕ1 и вместе с сигналом, поступившим с выхода элемента ИЛИ2 = 0, образует комбинацию 1×0 = 0. На выходе элемента И-НЕ1 логический 0 инвертируется в = 1 и поступает на вход синхронизирующего сигнала триггера Т2. Наличие логической 1 на входе синхронизации С = 1 триггера Т2 приводит к тому, что в него вместо изначального состояния Q2 = 1 записывается сигнал D =0, поступающий с выхода Q1. Поэтому состояние выхода Q2=0, а 2=1.

На вход элемента И2 поступают логический 0 с выхода 2 = 0 и логическая 1 с выхода элемента ИЛИ3, которые образуют комбинацию 0×1=0. Это приводит к появлению логического 0 на выходе элемента И2, который поступает на вход синхронизирующего сигнала С = 0 триггера Т3. Поэтому состояние триггера Т3 остается неизменным, т.е. записи сигнала, поступившего от Q2 = 0 на вход D = 0, не происходит и сохраняется изначальное состояние выходов Q3 = 0, а 1 = 1 триггера Т3.

5) При подаче входных сигналов 410 = 1002 (A2 = 1, A1 = 0, A0 = 0) согласно схеме на адресные входы мультиплексора MS подается информация А1А0 = 002. Двоичная комбинация 002.=010, поэтому с выходом Y(MS) соединяется информационный вход D0 = 0.

На вход дешифратора DC поступает комбинация a2a1a0 = 1002 = 410, поэтому логическая 1 появляется на его выходе 4, что приводит к появлению логической единицы на входе 5 элемента ИЛИ2 и на его выходе. На выходах элементов ИЛИ1 и ИЛИ3 будет присутствовать логический 0.

Таким образом, на входы триггера Т1 поступают сигналы D = 0 (из выхода мультиплексора) и С = 0 (из выхода элемента ИЛИ1). Так как на входе синхронизирующего сигнала С триггера Т1 присутствует логический 0 (выход из элемента ИЛИ1), то состояние триггера Т1 остается неизменным, т.е. записи D = 0 не происходит и сохраняется изначальное состояние выходов Q1 = 0, а = 1.

Далее работа схемы будет аналогична п. 3, поэтому  состояние выходов триггеров  будет Q1 = 0, Q2 = 1, Q3 = 0.

6) При подаче входных сигналов 710 = 1112 (A2 = 1, A1 = 1, A0 = 1) согласно схеме на адресные входы мультиплексора MS подается информация А1А0 = 112. Двоичная комбинация 112.= 310, поэтому с выходом Y(MS) соединяется информационный вход D3 = 1.

На вход дешифратора DC поступает комбинация a2a1a0 = 1112 = 710, поэтому логическая 1 появляется на его выходе 7, что приводит к появлению логической единицы на входе 8 элемента ИЛИ3 и на его выходе. На выходах элементов ИЛИ1 и ИЛИ2 будет присутствовать логический 0.

Так как  состояние выходов Y(MS) = 1, элементов  ИЛИ1 = 0, ИЛИ2 = 0 и ИЛИ3 = 1 будет аналогичным состоянию при подаче входных сигналов 510 = 1012 (п. 4), то состояние выходов триггеров будет Q1 = 0, Q2 = 0, Q3 = 0.

7) При подаче входных сигналов 110 = 0012 (A2 = 0, A1 = 0, A0 = 1) согласно схеме на адресные входы мультиплексора MS подается информация А1А0 = 012. Двоичная комбинация 012.=110, поэтому с выходом Y(MS) соединяется информационный вход D1 = 1.

На вход дешифратора DC поступает комбинация a2a1a0 = 0012 = 110, поэтому логическая 1 появляется на его выходе 1, что приводит к появлению логической единицы на входе 2 элемента ИЛИ1 и на его выходе. На выходах элементов ИЛИ2 и ИЛИ3 будет присутствовать логический 0.

Таким образом, на входы триггера Т1 поступают сигналы D = 1 (из выхода мультиплексора) и С = 1 (из выхода элемента ИЛИ1). Наличие логической 1 на входе синхронизирующего сигнала С триггера Т1 приводит к тому, что в триггер Т1 вместо изначального Q1 = 0 будет записан сигнал, поступающий на вход D = 1. Это приведет выходы триггера Т1 в состояние Q= 1, 1 = 0.

Сигнал  Q1 = 1 перейдет на вход D = 1 триггера Т2. Сигнал 1 = 1 поступает на вход элемента И-НЕ1 и вместе с сигналом, поступившим с выхода элемента ИЛИ2 = 0, образует комбинацию 1×0 = 0. На выходе элемента И-НЕ1 логический 0 инвертируется в = 1 и поступает на вход синхронизирующего сигнала триггера Т2. Наличие логической 1 на входе синхронизации С = 1 триггера Т2 приводит к тому, что в него вместо изначального состояния Q2 = 1 записывается сигнал D =1, поступающий с выхода Q1. Поэтому состояние выхода Q2=1, а 2=1.

На вход элемента И2 поступают логический 0 с выхода 2 = 0 и логический 0 с выхода элемента ИЛИ3, которые образуют комбинацию 0×0=0. Это приводит к появлению логического 0 на выходе элемента И2, который поступает на вход синхронизирующего сигнала С = 0 триггера Т3. Поэтому состояние триггера Т3 остается неизменным, т.е. записи сигнала, поступившего от Q2 = 1 на вход D = 1, не происходит и сохраняется изначальное состояние выходов Q3 = 0, а 1 = 1 триггера Т3.

Задание № 2 «Схема каскадного соединения мультиплексоров».

 

Нарисовать  схему каскадного соединения мультиплексоров. Отобразить на схеме состояние, соответствующее  заданным входным кодам.

Информация о работе Контрольная работа по "Программированию"