Контрольная работа по "Программированию"

 

Таблица данных

Количество входных информационных линий каскада мультиплексоров	Количество входных информационных линий базового мультиплексора	Код на входной шине адреса каскада (в десятичном выражении)	Код на входной шине данных каскада (в десятичном выражении)
32	4	14	9

 

Для выполнения задания сначала необходимо перевести десятичные выражения входных кодов в двоичное выражение.

14₁₀ = 1110₂

9₁₀ = 1001₂

Аналогично  определим двоичное выражение для 1₁₀ и 4₁₀ (необходимых для дальнейшей работы).

Согласно  двоичному выражению код на входной шине адреса имеет 5 разрядов информационного сигнала 10100₂ (20₁₀).

Так как  один канал адреса дает 2 разряда, то в одном корпусе базового мультиплексора MS на 4 входных информационных линий (согласно условию задания) приходится 2 входные линии адреса (4 = 2ⁿ, n = 2). Для коммутации из 32-х входных информационных линий каскада потребуется 8 корпуса 4-канальных микросхем базового мультиплексора (32 : 8 = 4).

Принципиальное  отличие каскада мультиплексоров состоит в том, что все входящие в него мультиплексоры работают одновременно (разрешающий сигнал Е подается на все мультиплексоры сразу). В данном случае базовые мультиплексоры имеют только 2 входных линии адреса (А₀, А₁), поэтому на объединенные адресные линии мультиплексоров подключаются только по 2 разряда кода адреса, соответствующие разрядности базового мультиплексора. Так как код на входной шине адреса имеет 4 разрядов, то понадобится три очереди каскада мультиплексирования на 32 входа на базе мультиплексора «1 из 4». Первая очередь будет состоять из 4 корпусов MS1.1, MS1.2 MS1.3, MS1.4, MS1.5, MS1.6, MS1.7, MS1.8 для принятия 2-х младших адресных разрядов, вторая очередь будет состоять из 2 корпусов MS2.1, MS2.2 для принятия 2 старшего адресного разряда.

 

 

Так как  у мультиплексора третьей очереди используется только один адресный вход (А₀), то второй (А₁) не будет использоваться и поэтому должен быть заземлен.

Выходы  из 8 корпусов первой очереди каскада мультиплексоров подключаются к входным информационным линиям мультиплексоров второй очереди, затем к третьей очереди, поэтому у мультиплексора MS3.1 используются только первый 2 входные информационные линии данных (D₀, D₁), а остальные остаются в резерве. На неподключенных входах формируется висячий потенциал напряжения, который микросхема может воспринимать и как логическую 1 и как логический 0. Поэтому для правильной работы микросхемы входы D₂, D₃ мультиплексора MS3.1 подключаются к 0 (земля), а в общем случае они могут быть подключены к другой схеме (рис. 2).

В схеме, показанной на рисунке 2, согласно варианту задания, состояние линий адреса и входных информационных линий  будет следующим:

- на входные  информационные линии мультиплексоров  MS1.1, MS1.2 MS1.3, MS1.4, MS1.5, MS1.6, MS1.7, MS1.8 подается код 1001₂ с распределением D₀ = 1, D₁ = 0, D₂ = 0, D₃ = 1;

- на входные  информационные линии мультиплексора  MS2.1, MS2.2 подключаются выходы мультиплексоров первой очереди;

- на входные  информационные линии мультиплексора  MS3.1 подключаются выходы мультиплексоров первой очереди с распределением D₀ = MS2.1(Y), D₁ = MS2.2(Y), информационные линии D₂, D₃ мультиплексора MS3.1 заземляются (подключаются к сигналу логический 0);

- на объединенные  линии адреса мультиплексоров  первой очереди подается 2 младших разряда кода 1110₂ с распределением А₀ = 0, А₁ = 1. Два старших разряда кода переходят на линию адреса мультиплексоров второй очереди с распределением А₀ = 1, А₁ = 1. Мультиплексора MS2.1, MS2.2 формируется код 11₂;

- код  11₂ на линиях адреса мультиплексора MS2.1 равен 3₁₀, и поэтому выбирается вход информационной линии D₃, к которой подключен выход MS1.2;

- на линиях  адреса мультиплексоров первой  очереди формируется код 10₂, который равен 2₁₀, и поэтому на мультиплексоре MS1.2 выбирается вход информационной линии D₂, на которую поступает сигнал логический 0 с входной информационной линии каскада d₁₄.

Данная  схема осуществляет передачу на выход  данных с входной линии d₁₄=0.

Рисунок 2 – Каскад мультиплексирования на 32 входа

на базе мультиплексора «1 из 4»

 

 

 

 

Задание № 3 «Схема каскадного соединения дешифраторов».

 

Нарисовать  схему каскадного соединения дешифраторов. Отобразить на схеме состояние, соответствующее заданным входным кодам.

 

Таблица данных

Количество выходов каскада дешифраторов	Количество входов базового дешифратора	Код, поданный на вход каскада (в десятичном выражении)
32	3	25

 

Для выполнения задания сначала необходимо перевести  десятичное выражение входного кода в двоичное выражение:

25₁₀ = 11001₂

Согласно  двоичному выражению код, поданный на вход каскада дешифраторов, имеет 5 разрядов информационного сигнала 11001₂ (25₁₀).

Количество  выходных сигналов (и соответствующих  им выходов) дешифратора равно количеству возможных состояний двоичного  кода на входе дешифратора, то есть 2ⁿ, где n – разрядность двоичного кода. Согласно варианту задания количество входов базового дешифратора DC равно 3, поэтому количеством его выходов будет 8 (n = 3, 2ⁿ = 8).

Так как  код, поданный на вход каскада дешифраторов, имеет 5 разрядов информационного сигнала, то понадобится две очереди каскадного соединения дешифраторов на 32 выхода на базе 3-входового дешифратора (рис. 3).

Первая, выходная, очередь каскада будет состоять из 4 корпусов для принятия 3-х младших разрядов входного кода. Вторая, входная (последняя), очередь будет состоять из 1 корпуса для принятия 2-х старших разрядов входного кода. Так как у дешифратора последней очереди используется только первые две входных информационных линий, то входные линии 4, не используются и могут вести себя как разомкнутая цепь. Для обеспечения помехоустойчивой работы микросхем, чтобы на этих входах не было неопределенности, и действовали нужные логические уровни, их вместе с входом управляющего сигнала Е нужно подключить к источнику питания – резистору с номинальным сопротивлением +4n (где n – целое положительное или отрицательное число).

 

 

Рисунок 3 – Каскадное соединение дешифраторов на 32 выхода

на базе 3-входовых дешифраторов

 

В схеме, показанной на рисунке 3, согласно варианту задания, состояние адресных входов и выходных линий каскада дешифраторов будет следующим:

- на адресные  входы объединенных дешифраторов  первой очереди DC1.1 и DC1.2 подаются 4 младших разряда 5-ти разрядного кода 11001₂, поэтому на входах формируется код 001₂ (вх1 = 1, вх2 = 0, вх4 = 0), что соответствует 1₁₀.

- пятый старший разряд кода, поданного на вход каскада, переходит на первый вход дешифратора второй очереди DC2.1 (вх1 = 1, вх2 = 1). Осташиеся вход ( 4) подсоединены к логическому 0, то на входах формируется код 011₂, что соответствует 3₁₀. Поэтому активизируется 3 выходная линия дешифратора DC2.1;

- 3 выходная линия дешифратора DC2.1 передает логическую 1 управляющему сигналу Е дешифратора первой очереди DC1.4, код на входе 001₂ = 1₁₀ приводит в активное состояние 1 линию его выхода, которая является выходом каскада Q₂₅.

Данная  схема осуществляет передачу данных на выход Q₂₅ = 1.

 

 

Задание № 4 «Схема регистровой памяти».

 

Нарисовать  схему регистровой памяти и отобразить на ней соответствие входов и выходов, соответствующее заданию при записи/чтение.

 

Таблица данных

Количество разрядов шины данных DI	Количество регистров	Информация на входной шине адреса ША (в десятичном выражении)	Информация на входной шине данных (в десятичном выражении)
4	8	6	8

 

Для выполнения задания сначала необходимо перевести  десятичное выражение входного кода в двоичное выражение:

6₁₀ = 110₂

8₁₀ = 1000₂

 

 

Рисунок 4 – Схема регистровой  памяти из восьми 4-разрядных регистров 

 

На рисунке 4 показана схема реализации заданного СОЗУ, которое состоит из восьми 4-разрядных регистров RG по количеству разрядов шины данных. На схеме показано только подключение RG1, RG7 и RG8, аналогичное подключение RG2, RG3, RG4, RG5, RG6 не показано. Общий информационный объем СОЗУ равен 8×4 бит – 32 бит или 8 полубайт по 4 бит. То есть, 32 бит – максимальная размерность данных, которые могут быть выставлены на внутреннюю шину данных (ВШД), но из них можно записать за один такт только 4 разряда в соответствии с разрядностью регистра (по условию варианта). 32 бит, соответственно, могут быть записаны по 4 разряда за 8 циклов. В какой из регистров будет записываться информация за 1 такт при активном сигнале записи (WR), определяется дешифратором, у которого активным может быть только один выход и поэтому он подает активный сигнал на тот регистр, адрес которого подается на входы дешифратора с шины адреса (ША). В соответствии с количеством регистров у дешифратора DC должно быть 8 выходов, а значит 3 адресных входа (8 = 2ⁿ, n = 3), т.к. 1 канал адреса дает 2 разряда. Каждый из регистров имеет адрес, соответствующий разрядности кода, который может принять дешифратор: RG1 имеет адрес 000₂, RG₂ – 001₂, RG3 – 010₂, RG4 – 011₂, RG5 – 100₂, RG6 – 101₂, RG7 – 110₂, RG8 – 111₂.

Мультиплексоры  предназначены для вывода информации с выбранного регистра на выходную шину данных (DO). Так как по условию количество регистров равно 8, то базовый корпус мультиплексора должен быть с 8 входными информационными линиями и, в соответствии, с 3 адресными каналами (8 = 2ⁿ, n = 3). Мультиплексор передает на выход только один разряд входного сигнала, поэтому для передачи 4-разрядной информации, записанной в регистре, на выходную шину данных (DO), понадобится 4 корпуса таких мультиплексоров (MS1, MS2, MS3, MS4). Так как мультиплексоры работают одновременно за счет разрешающего сигнала Е, который подается на все мультиплексоры сразу, то чтобы вывести на выходную шину данных информацию из того или другого регистра, информационные линии мультиплексоров подключаются к выходам дешифраторов в следующем порядке:

D₀(MS1), D₀(MS2), D₀(MS3), D₀(MS4), подключаются к выходам RG1;

D₁(MS1), D₁(MS2), D₁(MS3), D₁(MS4), подключаются к выходам RG2;

D₂(MS1), D₂(MS2), D₂(MS3), D₂(MS4), подключаются к выходам RG3;

D₃(MS1), D₃(MS2), D₃(MS3), D₃(MS4), подключаются к выходам RG4;

и т.д.

Поэтому при активном сигнале чтения (RD), который активизирует входы мультиплексоров в соответствии с заданным адресом, каждый из мультиплексоров выдаст по 1 разряду информации, но все вместе они выдадут 4-разрядную информацию, записанную на одном из регистров.

Согласно заданной по варианту входной информации состояние выходов при записи/чтении будет следующим (рис.4):

- на 4-разрядную входную шину данных DI подается информация в виде кода 8₁₀ = 1000₂, которая при активных сигналах записи (WR) и чтения (RD) должна быть записана, сохранена и выведена на выходную шину данных;

- на входную шину адреса ША подается код 6₁₀ = 110₂, согласно которому дешифратор DC при активном сигнале записи WR выдает активный сигнал С = 1 на выход 6 и, в соответствии с ним, на регистр RG7 (с адресом 110₂ = 6₁₀), в котором будет записан 4-х разрядный код 1000₂ = 8₁₀, который был подан на шину данных DI. На остальных регистрах в это время будет неактивный уровень сигнала С = 0, поэтому в них будет храниться ранее записанная информация;

- при активном сигнале чтения RD активизируется разрешающий сигнал Е = 1 и все мультиплексоры выбирают информацию согласно коду на шине адреса и передают ее на выходную шину DO. Если код на шине адреса ША, например, 6₁₀ = 110₂, то соответственно из регистра RG7 на выходную шину DO будут поданы разряды внутренней шины данных ВШД с номерами 25 (0) с первого мультиплексора, 26 (0) – со второго, 27 (0) – с третьего, 28 (1) – с четвертого.

Таким образом, на выходную шину данных DO передается информация 10002, являющаяся копией содержимого регистра RG7 (с адресом 610 = 1102).

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Использованная литература:

1. Угрюмов Е.П. Цифровая схемотехника. – СПб.: БХВ – Санкт-Петербург, 200. – 528 с.: ил.

2. Митрофанов А.В., Щеголев А.И. Импульсные источники вторичного электропитания в бытовой радиоаппаратуре. М:, Радио и связь.1985.

3 . Головков А.В., Любицкий В.Б. Блоки питания для системных модулей типа IBM PC XT-AT.М:, Лад и Н.1995

4. Применение интегральных микросхем в электронной вычислительной технике :Справочник/ Под ред Файзуллаева Б.Н., Тарабрина Б.В. М.: Радио и связь, 1987.