Микропроцессоры и микропроцессорные системы

МИНИСТЕРСТВО ТРАНСПОРТА РОССИЙСКОЙ  ФЕДЕРАЦИИ

ФЕДЕРАЛЬНОЕ АГЕНТСТВО ЖЕЛЕЗНОДОРОЖНОГО ТРАНСПОРТА

 

Федеральное государственное образовательное учрежден

среднего профессионального образования

Вологодский техникум железнодорожного транспорта

 

 

 

 

 

 

 

Микропроцессоры и микропроцессорные системы

 

 

 

 

 

 

 

 

КУРСОВОЙ ПРОЕКТ

 

 

 

 

230101 - ВЫЧИСЛИТЕЛЬНЫЕ  МАШИНЫ, КОМПЛЕКСЫ, СИСТЕМЫ И СЕТИ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Вологда, 2012 г.

 

 

Содержание

 

 

Введение

Микропроцессорная система выполнена на комплекте КР580. Микропроцессорный комплект серии КР580 содержит набор БИС для построения микропроцессорных систем относительно невысокого быстродействия, работающих в с тактовой  частотой до 2,5  МГц. В основном на комплекте данной серии строятся микропроцессорные системы  (МПС), решающие задачи, связанные с управлением разнообразными технологическими процессами. В этом комплекте предусмотрена БИС центрального процессора - КР580ВМ80А, содержащая в одной  микросхеме операционное и управляющее устройство. Это существенно упрощает построение МПС. Кроме того, из соображений упрощения программирования для управления микросхемами МПС применяется фиксированный набор команд.

Микропроцессор КР580ВМ80А представляет собой однокристальный восьмиразрядный процессор с фиксированным набором команд. Он предназначен для построения микропроцессорных систем обработки цифровой информации и систем управления в различных областях техники, где не предъявляется высоких требований по быстродействию .

Функционирование МПС сводится к следующей последовательности действий: получение данных от различных периферийных устройств, обработка данных и выдача результата обработки на периферийные устройства. При этом данные от периферийного устройства, подлежащие обработки могут поступать и в процессе их обработки. Для выполнения этих процессов в МПС  предусматриваются следующие устройства: блок центрального процессора, выполняющий обработку информации; оперативная память, предназначенная для хранения и выдачи по запросам команд программ, определяющих работу микропроцессоров, различных данных.

 

Общая часть

Микропроцессорная система, выполняющая обработку сигналов, в целом как функциональный блок представлена на рисунке 1

Рисунок 1 - Микропроцессорная система как функциональный

Блок

Микропроцессор - это набор регистров и счетчиков. Для микропроцессора КР580ВМ80 - это восьмиразрядные регистры A, F, В, С, D, E, H, L, a PC программный счетчик и SP - указатель стека являются 16-разрядными счетчикам) (рисунок 2). Действия над содержимым определяются командами. В списке команд этого микропроцессора их 244. Почти все действия выполняются в арифметико-логическом устройстве (АЛУ) Всеми операциями управляет первичный управляющий автомат (ПУА) в непрерывающемся переходе oт выполнения одной команды к следующей. Составленную программу как последовательность байтов следует записать в память. Если она неизменная, то ее байты записывают и постоянную память, выполненную на БИС ППЗУ. Такие микропроцессорные системы называют микроконтроллерами. 

 

 

 

 

 

Рисунок 2 – Структура  микропроцессора КР580ВМ80

После импульсного сигнала RESET программный счетчик обнуляется, т.е. PC=0000h. Начинается выполнение программы. Содержание PC появляется на магистрали адресов и сопровождается соответствующим сигналом чтения памяти от системного контроллера. Первый байт передается из БИС памяти в микропроцессор и выполняется.

В процессе выполнения команд при обработке каждого их байта кроме основных действий происходит увеличение содержания программного счетчика на единицу. Так подготавливается адрес для выборки следующего байта в двух- или трехбайтовых командах, или байта следующей команды. Выполняется линейные алгоритм построения программы.

Фиксированные, заранее известные адреса можно занести в PC командами RSTN. Выполняя ее, он перейдет к реализации фрагмента программы, обслуживающего это прерывание, который записан с соответствующее адреса памяти.

Необходимая команда RSTN подготавливается аппаратно. В алгоритме программы ее нет. В состав микропроцессорной системы вводится регистр прерывания, в котором записывается код этой команды. Приняв сигнал INT, микропроцессор через системный контроллер сигналом подтверждения прерывание (ППР) выводит выход этого регистра из высокоомного состояния. Содержащийся в нем код поступает по магистрали данных в микропроцессор и команда выполняется.

Программа обслуживания прерываний завершается командой RET возвращающей микропроцессор к выполнению прерываний программы.

После сигнала RESET и приема сигнала INT прерывания запрещены, т.е. но будут восприняты микропроцессором. Существуют команды, разрешающие и запрещающие прерывания.

Необходимая команда RSTN подготавливается аппаратно. В алгоритме программы ее нет. В состав микропроцессорной системы вводится регистр прерывания, в котором записывается код этой команды. Приняв сигнал INT, микропроцессор через системный контроллер сигналом подтверждение прерывания (ППР) выводит выход этого регистра из высокоомного состояний. Содержащийся в нем код поступает по магистрали данных в микропроцессор и команда выполняется.

Программа обслуживания прерываний завершается командой RET возвращающем микропроцессор к выполнению прерываний программы.

После сигнала RESET и приема сигнала ITN прерывания запрещены, т.е. не будут восприняты микропроцессором. Существуют команды, разрешающие и запрещающие прерывания.

 

 

 

Специальная часть

Задание 1

Спроектировать комбинационное устройство цифровой электронной техники для автомата управления технологической операцией. На вход устройства поступают одноразрядные сигналы X1, Х2, ХЗ от датчиков. На выходе устройства формируется сигнал Р, используемый для управления некоторым исполнительным механизмом. Значение Р=1 соответствует сочетанию входных сигналов XI, Х2, ХЗ, десятичные коды которых равны 0,1,2,7. Для остальных сочетаний Р=0.

Проектируемое устройство как функциональный блок с указанием входных и выходных сигналов изображено на рисунке 3.

Рисунок 3 – Проектируемое устройство как функциональный блок

Заносим в таблицу (таблица 1) истинности связи сигналов, составляем карты Карно и по ним записываем соответствующее логическое уравнение в СДНФ (уравнение 1), минимизируем полученное выражение. 

Таблица1 - Таблица истинности связи сигналов

 

Х1	Х2	X3	Р
1	2	3	4
0	0	0	1
0	0	1	1
0	1	0	1
0	1	1	0
1	0	0	0
1	0	1	0
1	1	0	0
1	1	1	1

 

(1)

В соответствии с таблицей истинности (таблица 1) составляем карту Карно (таблица 2).

Карта Карно представляет собой прямоугольник, разделенный на клеточки. Количество клеток в карте Карно равно количеству строк в таблице истинности. Каждая клетка соответствует одной строке таблицы. Комбинации входных переменных распределяются по двум сторонам прямоугольника, а соответствующие значения функции – в клетках таблицы, находящихся на пересечении строк и столбцов, соответствующих выбранным состояниям переменных.

Таблица 2 - Карта Карно

 

X1\X2X3	00	01	11	10
0	1	1		1
1			1

 

Для минимизации по методу Карно используют следующие правила.

1. Все соседние клетки, содержащие 1, объединяют в замкнутые контуры. При этом каждый контур, называемый правильной конфигурацией, должен представлять собой прямоугольник с числом клеток , где . Количество единиц, входящих в один контур, называют мерой конфигурации. Контуры могут пересекаться, т.е. одни и те же клетки могут входить в разные контуры (на основании закона неполного склеивания).

2. Каждый контур карты, содержащий  единиц, в МДФ представляется импликантой (конъюкцией), число аргументов в которой на меньше общего числа аргументов . В импликанту входят те аргументы, которые для всех клеток соответствующего контура имееют одинаковые значения (либо без инверсии, либо с инверсией). Клетка с единицей, не вошедшая ни в один контур, обозначается всеми переменными. Все полученные простые импликанты следует соединить знаком дизъюнкции.

3. Следует стремиться, чтобы число  контуров было минимальным, а  каждый контур содержал возможно  большее число клеток. При этом число импликант МДНФ и число аргументов в них будут минимальными.

Используя карту, получаем минимизированное логическое уравнение, описывающее заданную логическую связь между входными и выходными сигналами (уравнение 2).

(2)

По данному уравнению строим электрическую принципиальную схему представленную на рисунке 2.

 

Рисунок 4 - Электрическая принципиальная схема

По уравнению 2 рассчитываем значение Р для всех сочетаний входных сигналов.

Таблица 3 - Расчет Р(х)

 

ХЗ	Х2	XI
1	2	3	4
0	0	0	1*1+0*0*0+1* 1=1
0	0	1	1*0+0*0*1+1*1=1
0	1	0	1*1+0*1*0+1*0=1
0	1	1	1*0+0*1*1+1*0=0
1	0	0	0*1 + 1*0*0 + 0* 1 =0,
1	0	1	0*0+1*0*1+0* 1=0
1	1	0	0*1 + 1*1*0 + 0*0 = 0
1	1	1	0*0+1*1*1+0*0=1

Выполняем схему на основе уравнения в базисе И-НЕ. Переводим минимизированное уравнение в базис «И - НЕ » (уравнение 3) пользуясь теоремой Де Моргана.

(3)

Схема электрическая принципиальная, реализующая преобразованное логическое уравнение в базисе «И-НЕ» представлена в приложении А.

Для построения устройства выбираем микросхему К155ЛАЗ из справочника. Изображение микросхемы представлено на рисунке 3. Назначение выходовмикросхемы К155ЛАЗ представлено в таблице 4.

Рисунок 5 - Интегральная микросхема К155ЛАЗ

Таблица 4 - Назначение выводов микросхемы К155ЛАЗ

Номер вывода	Назначение
1	2
1,2,4,5,9,10,12,13	Входы элементов интегральной микросхемы
3,6,8,11	Выходы элементов интегральной микросхемы
7	Общий (OV)
14	Напряжение питания (Ucc)

 

Быстродействие разрабатываемого устройства зависит от времени задержки сигнала в каждом элементе применяемой микросхемы и от времени переходного процесса заряда-разряда емкости проводов связи между элементами. Время задержки (tз) для микросхемы К155ЛАЗ равно 29 нс (табл. 5).

Электрические параметры микросхемы представлены в таблице 5.

Таблица 5 - Электрические параметры интегральной микросхемы К155ЛАЗ

Параметр	Значение
1	2
Максимальное напряжение питания на входе	5,5 В
Максимальное напряжение, приложенное к выходу закрытой схемы	5,25 В
Минимальное напряжение питания на входе	- 0,4 В
Максимальная емкость нагрузки	200 пФ
Время задержки распространения сигнала	29 нс
Потребляемая мощность на 1 логический элемент	19,7 мВт