Устройство защиты от ошибок

 

где I⁰_вх — входной ток логического нуля;

I¹_вх — входной ток логической единицы;

I⁰_{вых max} — максимальный выходной ток логического нуля;

I¹_{вых max} — максимальный выходной ток логической единицы;

U⁰_вых — максимальное значение выходного напряжения, соответствующее уровню логического нуля, при котором обеспечивается нормальная работа последующих ИС;

U¹_вых — минимальное значение выходного напряжения, соответствующее уровню логической единицы, при котором обеспечивается нормальная работа последующих ИС;

K_раз — коэффициент разветвления по выходу определяет число входов элементов данной серии, которое может быть без нарушения работоспособности подключено к выходу предыдущего логического элемента;

t^0/1_зад — время задержки перехода ИС из состояния логического нуля в состояние логической единицы;

t^1/0_зад — время задержки перехода ИС из состояния логической единицы в состояние логического нуля;

P_пот — мощность, потребляемая базовым логическим элементом от источника питания;

U_пом — максимально допустимое значение статической помехи;

f_max — максимальная частота переключения.

Высокое быстродействие в  сочетании с низкой потребляемой мощностью и большой нагрузочной  способностью, широкий набор логических и интерфейсных микросхем серии  SN74 позволяют создавать вычислительные устройства цифровой автоматики с качественно новыми характеристиками и высокими технико-экономическими показателями.

Существенной особенностью серии SN74 является наличие интерфейсных и буферных микросхем, обладающих повышенной нагрузочной способностью по выходу в состоянии высокого и низкого уровня и невысокой мощностью потребления при практически сравнимом быстродействии.

В проектируемом УЗО  из серии SN74 используются двоичные счётчики, универсальные четырёх- и восьмиразрядные сдвиговые регистры, селектор-мультиплексор, триггеры, логические элементы «Исключающее ИЛИ» и другие логические элементы.

 

2.2 Кодирующее устройство

 

Одним из важнейших блоков, наравне  с управляющим устройством, является кодер циклического кода Файра, который  будет кодировать информационную последовательность и последовательно выдавать ее в  канал связи, добавив в конце  проверочные биты.

На основе рассчитанного образующего  полинома составим принципиальную схему  кодера (см. рис. 2.1). Он реализован на микросхемах 74HC175. Микросхема включает в себя 4 D-триггера.

D-триггеры типа 74HC175 работают следующим образом:

1) при подаче на вход С логического  нуля — хранение информации;

2) при подаче на вход С логической  единицы — повторение входного  сигнала, осуществляется запоминание  информации, имеющейся на входе  D по срезу импульса на входе  C; запоминание осуществляется на  период повторения импульсов  синхронизации.

Также при построении принципиальной схемы кодирующего устройства используем логические элементы «Исключающее ИЛИ» 74AHC86, которые будут выполнять функции сумматоров по модулю 2.

 

Рисунок 2.1 -  Кодирующее устройство

 

2.3 Проектирование устройства хранения информационного блока

 

В качестве устройства хранения информационного  блока возьмем ОЗУ M2147H объёмом 2048 бит.

 

Рисунок 2.2 -  Устройство хранения информационного блока

 

2.4 Устройство управления

 

Для проектирования устройства управления используется счетчик типа SN74HCT4040, соединенных последовательно, так как необходимо обеспечить количество тактов равное ФК+НБ+ИЧ+ПЧ, т.е. 24+4+1001+15=1044.

Функциональная схема счетчика устройства управления приведена на рис. 2.3.

Устройство управление обеспечивает формирование пакета по тактам генератора следующим образом:

1. 1-24 – передача маркера фазирования (ФК)
2. 25-28 – передача номера блока (НБ)
3. 29-1029 – передача информационной части (ИЧ)
4. 1030-1044 – передача проверочной части (ПЧ)

Своевременная выдача сигналов устройством  управления осуществляется с помощью  счетчика и схем построенных на логических элементах микросхем 74HCT4040, 74ALS00, 74ALS21A, 74ALS11, 74ALS1010A, 74ALS02. Порядок передачи данных в канал связи определяется мультиплексором 74ALS352.

 

Рисунок 2.3 – Счетчик устройства управления

 

2.5 Устройство хранения служебных символов

 

Служебные символы являются необходимой частью каждого информационного  пакета. В данном курсовом проекте  применяется 2 типа служебных символов: номер блока (n_N), маркерная комбинация (l).

Хранить данные символы  необходимо в запоминающем устройстве, которое имеет соответствующую  емкость и высокое быстродействие.

Целесообразным есть решение  применять сдвигающие регистры 74ALS166. Каждому служебному символу присваивается блок регистров. Разрешающе сигналы поступают от устройства управления на управляющие входы регистров. При этом происходит сдвиг вправо и передача информации на вход передающего мультиплексора.

Функциональная схема  устройства хранения фазирующей комбинации приведена на рис. 2.4.

 

Рисунок 2.4 – Устройство хранения фазирующей комбинации

 

Схема устройства хранения номера блока представлена на рис. 2.4. Схема реализуется на микросхемах  74HC93 (счетчик) и 74ALS166 (регистр).

Рисунок 2.5 – Устройство хранения номера блока

 

2.6 Устройство задержки информационного сигнала

 

Для организации своевременной  передачи всех составляющих передающего  блока, необходимо учесть некоторые  особенности полученной системы. Особенностью является структура передаваемого  пакета. Так как сначала передаются служебные символы ( маркерная комбинация, номер пакета), то необходимо обеспечить задержку входного информационного  блока на 24+4=28 такта. Устройство задержки информационного представляет собой сдвигающий регистр MC14557B (64-разрядный с переменным количеством разрядов), который обеспечивает сдвиг на 28 тактов. Выбор количества разрядов осуществляется подачей соответствующей кодовой комбинации на адресные входы.

 

 

Рисунок 2.6 -  Устройство задержки информационного сигнала

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ЗАКЛЮЧЕНИЕ

 

Одним из наиболее важных требований, предъявляемым к системам передачи информации, является обеспечение высокой  достоверности принимаемых сообщений. Вероятность ложного сообщения  в данных системах, как правило, не должна превышать P = 10^-6÷10^-9. Вероятность ошибочного приема единичного элемента в дискретных каналах редко бывает меньше P_о = 10^-3÷10^-4. Поэтому для повышения достоверности принимаемых сообщений обычно применяют специальные меры, снижающие уровень ошибок до допустимого уровня. В данном случае используется помехоустойчивое кодирование информации с помощью циклического кода Файера.

Объектом разработки является устройство защиты от ошибок системы передачи данных. Разработанное устройство относится  к системам передачи информации и  может быть использовано для защиты от ошибок дискретной информации, передаваемой по каналам связи. Данное УЗО может  входить в состав микропроцессорной  системы сбора, обработки и передачи данных.

В ходе проектирования были разработаны  алгоритм функционирования, структурная  схема и принципиальные схемы  основных блоков УЗО.

 

СПИСОК ЛИТЕРАТУРЫ

 

1. Борисенко А. А. Управление и автоматы: Учебное пособие.— Сумы: Изд-во СумГУ, 2000.— 162 с.
2. Кузьмин И. В., Кедрус В. А..—  Основы теории информации и кодирования , 2-е изд., перераб. и доп.— К.: Вища шк. Головное изд-во, 1986.— 238 с.
3. Чернега, Бондаренко. Расчёты и проектирование технических средств обмена и передачи информации.— М.: Радио и связь, 1987.
4. Якубовский С. В., Ниссельсон Л. И.,  Цифровые и аналоговые интегральные микросхемы: Справочник; Под ред. С. В. Якубовского.— М.: Радио и связь, 1990.— 496 с.: ил.