Модули ввода-вывода

Введение

 

     В настоящее время автоматизация технологических процессов является одним из наиболее важных и развивающихся направлений технического прогресса. Разработчики систем управления стремятся проектировать такие системы, которые бы соответствовали современным требованиям. Достаточно важным является простота эксплуатации, высокий уровень стандартизации и унификации проектируемых систем управления, а также их экономически выгодное производство.

     Современные системы программного управления технологическим оборудованием проектируются на основе модульного принципа построения, предусматривающего выполнение всех модулей системы как функционально законченных элементов. При этом необходимо обеспечить функциональную, электрическую и механическую совместимость модулей в системе.

    Модули ввода-вывода предназначены для преобразования различных сигналов в цифровую форму и взаимодействия с контроллером через шину данных. Каждый модуль представляет собой съемное интерфейсное устройство.

 

 

    Цель работы: проектирование Модуля ввода/вывода аналоговых, дискретных сигналов и ввода импульсных сигналов для интерфейса ISA.

 

    Задачи:

• Разработка структурной схемы модуля
• Разработка принципиальной схемы модуля на дискретных компонентах
• Разработка принципиальной схемы модуля на ПЛИС

 

    Данный модуль управляет технологическим оборудованием с характеристиками: 1 аналоговый вход, 1 аналоговый выход, 6 дискретных входов, 6 дискретных выходов.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1. Разработка структурной схемы

 

    Структурная  схема модуля представлена на  чертеже КП.2068.998-26-15-00.00.000.Э1.

     На структурной схеме изображены элементы входящие в состав модуля ввода/вывода дискретных и аналоговых сигналов, и ввода импульсных сигналов.

    С помощью шины  адреса задается комбинация адреса  к вводным и выводным элементам  системы. К вводным элементам  относят: входной регистр, АЦП,  буфера счетчика. К выходным элементам  относят: выходные регистры, ЦАП.  Разрядность шины данных: 8 бит. Разрядность шины адреса: 16 бит. Для коммутации сигналов по уровню используется оптогальваническая развязка.

1. Назначение структурных блоков

   Для выбора адресуемых элементов используется дешифратор адреса, выполненный на микросхемах:

• "Дешифраторы 3х8" – DD13-DD17
• "ИЛИ-НЕ" –DD9;
• "НЕ" –DD7;

          В интерфейсе используется 16 разрядная  шина адреса. Задание адреса для  выбора адресуемых элементов  представлено в таблице 1.

Таблица 1. Таблица адресов 

 

Элемент

Адресные сигналы

А15

А14

А13

А12

А11

А10

А9

А8

А7

А6

А5

А4

А3

А2

А1

А0

RG1

х

х

х

х

х

х

х

х

х

х

х

х

х

0

1

0

RG2

х

х

х

х

х

х

х

х

х

х

х

х

х

0

0

0

RG3

х

х

х

х

х

х

х

х

х

х

х

х

х

0

0

1

BF1

х

х

х

х

х

х

х

х

х

х

х

х

х

0

1

1

BF2

х

х

х

х

х

х

х

х

х

х

х

х

х

1

1

1

АЦП

х

х

х

х

х

х

х

х

х

х

х

х

х

1

0

1

ЦАП

х

х

х

х

х

х

х

х

х

х

х

х

х

1

1

0

ТЗПР

х

х

х

х

х

х

х

х

х

х

х

х

х

0

0

0

 

   В интерфейсе используется 8 разрядная шина данных. Для вывода дискретных сигналов используется  регистр разрядностью 8 бит - микросхема DD12. С шины данных интерфейса на входы регистра RG2 подаются 6 бит данных. Обращение к регистру осуществляется через логический элемент на входы которого подается сигнал с дешифратора адреса (таблица 1) и сигнал IOR с шины управления. С этого же элемента сигнал через схему задержки поступает на линию ответа I/O CH RDY, т. к используется асинхронный обмен.

         Для ввода дискретных сигналов используется регистр разрядностью 8 бит- микросхема DD20. На входы данных регистра с внешнего устройства подаются 4 бита данных. С выхода данного регистра сигналы поступают на шину данных интерфейса. Обращение к регистру осуществляется через логический элемент на входы которого подается сигнал с дешифратора адреса (таблица 1) и сигнал IOW с шины управления. С этого же элемента сигнал поступает на линию ответа I/O CH RDY, т. к используется асинхронный обмен.

Для согласования сигналов по уровню используется оптогальваническая развязка.

 

          Для ввода импульсных сигналов  используется реверсивные асинхронные  4х разрядные счетчики. Т.к. необходимо  передавать 16 бит данных, а реализация  осуществляется на 4х разрядных  счетчиках, используется 4 счетчика - микросхемы DD24-DD27.   Данные со счетчиков поступают в два буфера разрядностью 8 бит – DD28-DD29. С буферов данные передаются на шину данных. Обращение к буферам осуществляется через логический элемент на входы которого подается сигнал с дешифратора адреса (таблица 1) и сигнал IOR с шины управления. С этого же элемента сигнал через схему задержки поступает на линию ответа I/O CH RDY, т. к используется асинхронный обмен.

Для ввода  аналоговых сигналов используются 8 разрядный АЦП с 1 аналоговым входом – DD11. Обращение к АЦП осуществляется через логический элемент, на входы которого подается сигнал с дешифратора адреса (таблица 1) и сигнал IOR с шины управления. Запрос прерывания осуществляется через триггер запроса прерывания – DD10.1, сигнал с выхода которого поступает на линию запроса прерывания IRQ.

         Для вывода  аналоговых сигналов  используются 12 разрядный ЦАП с  1 аналоговым выходом – DD19. Т.к. разрядность шины данных не позволяет одновременно передать все данные на ЦАП, для передачи 8 бит данных используется 8 разрядный регистр - DD18, обращение к которому осуществляется через логический элемент на входы которого подается сигнал с дешифратора адреса (таблица 1) и сигнал IOW с шины управления. С этого же элемента сигнал через схему задержки поступает на линию ответа I/O CH RDY, т. к используется асинхронный обмен. Оставшиеся 4 бита данных подаются непосредственно на входы ЦАП. Обращение к ЦАП осуществляется через логический элемент, на входы которого подается сигнал с дешифратора адреса (таблица 1) и сигнал IOW с шины управления. Перед началом каждого цикла вывода данных на вход сброса ЦАП подаётся сигнал с логического элемента, в результате чего в регистр ЦАП записываются нули. На один вход логического элемента поступает сигнал с дешифратора, совпадающий с тем сигналом, по которому происходит адресация к ЦАП, а на второй вход логического элемента подаётся сигнал  IOR.

Так как в  схеме линии шины данных и линии  сигналов IOR, IOW, Reset используются несколькими микросхемами, то данные сигналы требуют усиления. В качестве усилителей используются повторители DD1, DD2.

 

 

2. Разработка принципиальной  схемы на дискретных элементах

2.1 Основные особенности

Модуль ввода/вывода аналоговых, дискретных и импульсных сигналов разработан на базе микросхем серии КР1533. Маломощные быстродействующие цифровые интегральные микросхемы серии КР1533 предназначены для организации высокоскоростного обмена и обработки цифровой информации, временного и электрического согласования сигналов в вычислительных системах. Микросхемы серии КР1533 обладают минимальным значением произведения быстродействия на рассеиваемую мощность.

2.2 Описание принципиальной  схемы

 

   Принципиальная схема модуля представлена на чертеже КП.2068.998-26-15-00.00.000.Э3. Обозначения элементов представленных на принципиальной схеме приведены в списке элементов КП-2068.998-26-15-00.00.000ПЭ.

   Управление модулем осуществляется на основе стандартных протоколов интерфейса ISA.

   Используемые сигналы  управления: Сигнал I/OR(I/O Read – чтение устройства ввода/вывода) активный уровень низкий; Сигнал I/OW(I/O Write – запись в устройство ввода/вывода) активный уровень низкий; Сигнал RESET DRV (Reset Driver – Сброс Устройства) активный уровень высокий; Сигнал прерывания IRQ.  Запрос на прерывание вырабатывается при переходе сигнала с низкого уровня на высокий.

Реализуемые процедуры:

1. Чтение данных с регистра
2. Запись данных в регистр
3. Чтение данных с буфера
4. Чтение данных с АЦП
5. Запись данных в ЦАП

 

   Дешифратор адреса (ДА) разработан на базе микросхем "DC". В состав ДА входят: задатчик адреса (ЗА) и схема дешифратора (DC). Задатчик адреса предназначен для задания адреса модуля, выбираемого из адресного пространства ША. Задание адреса обеспечивается формированием кода соответствующей разрядности. Задание адреса в данной схеме осуществляется установкой перемычек на джамперных разъёмах Х1-Х4 и с помощью микропереключателей SA1 и SA2  и инверторов. В схеме сравнения сравнивается адрес модуля с ЗА и адрес, выставляемый в данный момент процессором на ША. При равенстве кодов формируется сигнал разрешения дешифрации (РД). DC дешифрирует подаваемый на его входы двоичный код адреса в сигналы ADR выбора элементов в данном модуле. Линии ША, подаваемые на вход DC, определяют адреса занимаемые элементами модуля в адресном пространстве устройств ввода/вывода.  В качестве схемы DC (DD17) был выбран дешифратор - демультиплексор  3 на 8 КР1533ИД7.

Процедура чтения данных с регистра

 

   Процессор на линиях SA0-15 шины адреса выставляет адрес устройства-исполнителя. Дешифратор адреса через 46 нс выдает сигнал ADR6, который поступает на вход  микросхемы DD4.1, реализующую логику «ИЛИ». Через 91 нс. [10] после выставления адреса, процессор выдает командный сигнал чтения IOR, который поступает на вход 5 микросхемы DD2, проходя через микросхему с задержкой 8 нс[1], сигнал усиливается. Далее усиленный сигнал поступает на вход 1 микросхемы DD4.1, реализующую логику «ИЛИ», в которой формируется сигнал ADR5^IOR в течение 14 нс[1]. Данный сигнал поступает на  вход 14 регистра DD20. Этот же сигнал поступает на вход 2 микросхемы DD5, затем на вход 9 микросхемы DD8, с выхода которой поступает на шину управления на линию IO CH RDY. Информация с регистра выставляется на шину данных через 18 нс [1] после получения сигнала чтения ADR6^IOR.  Сигнал адреса снимается с линий SA 0-15 через 11 нс[10] после снятия команды чтения которая снимается через время t зад.  Временная диаграмма процедуры чтения данных с регистра КР1533ИР23 (DD20) изображена на рисунке 1. Символом * указаны временные параметры протокола ISA.

Рис. 1. Временная диаграмма  процедуры чтения данных с регистра

 

Процедура записи данных в регистр

 

   Процессор на линиях SA0-15 шины адреса выставляет адрес устройства-исполнителя. Дешифратор адреса через 46 нс выдает сигнал ADR3, который поступает на вход 5 микросхемы DD5.2, реализующую логику «ИЛИ».  Сигнал IOW выставляется на шине управления через 91 нс[10] после выставления сигналов SA0-15,  подается на вход 9 микросхемы DD2, усиливается, проходя через повторитель и, с задержкой в нем на 8 нс[1], поступает на вход 4 микросхемы DD5.2 . После этого, через 14 нс[1], с выхода 6 микросхемы DD5.2 выходит сигнал ADR3^IOW, который поступает на вход 11 регистра DD12, тем самым разрешая запись данных.  Этот же сигнал поступает на вход 1 микросхемы DD5, с выхода 3 которой на элемент с открытым коллектором DD8, затем на линию IO CH RDY.  Процессор снимает сигналы SA0-15 с шины адреса и сигналы SD c шины данных через 11 нс[10] после снятия сигнала записи[10].  Сигнал запись снимается с приходом сигнала IO CH RDY. Временная диаграмма процедуры записи данных в регистр КР1533ИР23 изображена на рисунке 2.

 

 

Рис. 2. Временная диаграмма процедуры записи данных в регистр

 

 

Процедура чтения данных с буферов

 

   Процессор на линиях SA0-15 шины адреса выставляет адрес устройства – исполнителя. Дешифратор адреса через 46 нс выдает сигнал ADR5, который поступает на вход 10 микросхемы DD3, реализующую логику «ИЛИ». Через 91 нс. [10] после выставления адреса, процессор выдает командный сигнал чтения IOR, который поступает на вход 5 микросхемы DD2, проходя через микросхему с задержкой 8 нс[1], сигнал усиливается. Далее усиленный сигнал поступает на вход 9 микросхемы DD3, реализующую логику «ИЛИ» в которой формируется сигнал ADR5^IOR в течение 14 нс[1]. Данный сигнал поступает на  входы 1, 19 микросхемы буфера DD28. Этот же сигнал поступает на вход 13 микросхемы DD31, затем на вход 13 микросхемы DD2.6, затем на входы 4 и 5 микросхемы DD6.2 после чего на вход 3 элемента с открытым коллектором DD8.2, с выхода 4 которой поступает на шину управления на линию IO CH RDY. Информация с буфера выставляется на шину данных через 25 нс [1] после получения сигнала чтения ADR^IOR. Сигнал адреса снимается с линий SA 0-15 через 11 нс[10] после снятия команды чтения которая снимается через время t зад.