Проектирование многоразрядного десятичного сумматора комбинационного типа

Для построения схемы получим  МКНФ переключательной функции с помощью диаграммы Вейча:

Рис. 20 - Диаграммы Вейча для функции φ.

По полученному выражению  построим функциональную схему, фиксирующую переполнение разрядной сетки (Рисунок 21).

Рис. 21- Логическая схема, фиксирующая переполнение разрядной сетки.

Условное изображение  этой функциональной схемы будет  следующим (Рисунок 22).

 

Рис. 22 - Условное обозначение логической схемы, фиксирующей переполнение.

3. Разработка схемы для определения знака суммы.

Для определения знака  суммы нам потребуется обычный  двоичный сумматор. На вход мы подается знаки чисел участвующих в  сложении a₀, b₀ и перенос от предыдущего многоразрядного десятичного сумматора.

 

5. Разработка схемы многоразрядного десятичного сумматора.

 

Обозначим слагаемые, поступающие  на вход сумматора:

• A = a₀ a₁ a₂ a₃ , где a₀ — знак числа, a_i — десятичная цифра, которая представляется в двоично-десятичном коде следующим образом: a_i = αⁱ_2' αⁱ₄ αⁱ₂ αⁱ₁ ;
• B = b₀ b₁ b₂ b₃ , где b₀ — знак числа, b_i = βⁱ_2' βⁱ₄ βⁱ₂ βⁱ₁ .

Результат от сложения обозначим:

• C = c₀ c₁ c₂ c₃ , где c₀ — знак числа, c_i = γⁱ_2' γⁱ₄ γⁱ₂ γⁱ₁ .

Используя  все  полученные результаты  можно  построить  структурную схему 3-х разрядного десятичного сумматора (рис. 24).

 

 

Рис. 23 - Логическая схема 3-х разрядного десятичного сумматора.

 

6. Разработка устройства управления для многоразрядного десятичного сумматора.

 

1.  Разработка входных и выходных регистров хранения числовой информации, участвующей в операции сложения.

Регистры входов и выхода имеют одинаковую структуру и  строятся на синхронных двухтактных  J-K триггерах с асинхронными установочными входами R и S. Каждый регистр содержит по 13 триггеров (12 значащих двоичных разрядов и 1 знаковый).

На вход J триггера подается информационный бит. На вход K — инверсия информационного бита. При подаче единицы на вход J и нуля на вход K триггер устанавливается в единичное состояние. При подаче нуля на вход J и единицы на вход K триггер устанавливается в нулевое состояние. Такой принцип используется при проектировании триггеров в регистре признаков.

На синхровход C подается синхросигнал от распределителя сигналов (для регистров входов СИ1, для регистра выходов СИ2). По синхросигналу информация заносится в триггер.

На инверсный вход R подается сигнал НУ (начальная установка) для перевода триггера в нулевое состояние.

Функциональная схема  регистров показана на рисунке 24.

 

Рис 24 – Функциональная схема регистров.

 

2. Разработка регистра признаков результата.

Регистр признаков хранит информацию о результате работы устройства. Регистр состоит из 4 триггеров. Первый дает единицу, если результат отрицательный, второй — если положительный, третий — если равен нулю, четвертый  — если произошло переполнение (при  этом первые три триггера блокируются). Входными сигналами для первых двух триггеров является знак результата. Для триггера равенства результата нулю необходимый входной сигнал получается на комбинационной схеме, которая  вырабатывает сигнал единицы, когда  все значащие разряды (двоичные) результата равны нулю. Входным сигналом четвертого триггера является сигнал с выхода схемы переполнения.

Для блокировки первых трех триггеров в случае переполнения на входы J этих триггеров следует также подать инверсию сигнала со схемы, фиксирующей переполнение. На все четыре триггера на синхровходы C подается сигнал СИ3 от распределителя сигналов. На инверсные входы R подается сигнал НУ для перевода триггеров в начале выполнения операции в нулевое состояние.

Функциональная  схема регистра признаков изображена на рисунке 25.

 

 

Рис. 25 -  Логическая схема регистра признаков.

 

3. Расчет временных параметров устройства управления.

Устройство, вырабатывающее управляющие сигналы СИ1, СИ1, СИ3 и СИ4, называется распределителем сигналов.

Распределитель сигналов имеет 4 выхода и предназначен для  управления процессом работы устройства. Назначение сигналов, на каждом из четырех  выходов распределителя:

• первая ветка: сигнал подается на синхровход C регистров входов, происходит занесение данных в регистры;
• вторая ветка: сигнал подается на синхровх<span class="Normal_