Система прерываний процессора Intel 8085

«Комп‘ютерна  схемотехніка»

 

1. Призначення системи переривань ……………………………………………………………….… 2
2. Машинні цикли підтвердження переривань, що виконуються МП I8085 (1821ВМ85) ……….. 3
3. Часові діаграми виконання команд МП I8085 (1821ВМ85) ……………………………………... 4
4. Призначення системи прямого доступу до пам’яті. Основні типи операцій ПДП …………….. 5
5. Часові діаграми виконання обміну даними в режимі ПДП ……………………………………… 6
6. Програмований контролер прямого доступу до пам’яті КР580ВТ57. Структура. Склад та призначення сигналів ………………………………………………………………………………. 7
7. Функціональна схема контролера прямого доступу систем з АТ-шиною ……………………… 9
8. Контролер немаскованих переривань. Призначення, структура, сигнали …………………….. 11
9. Селектор адресу. Визначення . Приклади реалізації ……………………………………………. 13
10. Модуль ОЗП динамічного типу. Структура. Взаємодія функціональних вузлів ……………... 13

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1. Призначення системи переривань.

Система  прерываний  предназначена  для  приёма,  приоритетной  обработки  и  обслуживания  запросов  прерываний.Запросы  прерывания  могут  формироваться  по  командам  программы,  внутренними  или  внешними  источниками.Прием  и  обработка  программных  прерываний  выполняют  внутренние  средства  процессора.Для  обработки  внешних  прерываний  необходимы  внешние  аппаратные  средства.Источниками  внешних  прерываний  могут  быть:  устройства  ввода/вывода, времязадающие  устройства,  устройства  отслеживающие  аварийные  ситуации.

Источники  запросов  прерывания  идентифицирует  двумя  способами – опроса  и  векторного.

При  идентификации  способом  опроса  процессор  читает  содержимое  регистра  запросов  прерываний  и  анализирует  каждый  разряд  регистра  запросов  прерываний.

Способ  опроса  требует  незначительных  аппаратных  затрат,  но  при  значительном  числе  источников  запросов  возрастают  затраты  времени.

Векторный  способ  идентификации  можно  подразделить  на  “рестартный”,  и  идентификацию  источника  запроса  по  коду,  передаваемому  источником  через  шину  данных.

При   “рестартном”   способе при возникновении запроса на  рестартном  входе (напр. NMI  за  I8086)   процессор переходит на  подпрограмму  обслуживания  с фиксированным   вектором.

Такой  способ  не  требует  внешних  аппаратных  затрат  и  обладает  максимальным  быстродействием.

При  втором  способе  код  вектора  выдается  источником  на  шину  данных  под  управлением  процессора  по  сигналу  подтверждения  прерывания.

Данный  способ  требует  более  аппаратных  затрат,  но  время  идентификации  существенно  меньше  чем  при  способе  опроса  и  не  зависит  от  числа  источников.

На  время  обработки  запроса  прерывания  и  выполнения  подпрограммы  обслуживания  устройства  вызвавшего  прерывания  выполнение  основной  программы  приостанавливается,  при  этом  информация  о  состоянии  процессора  в  момент  возникновения  прерывания  сохраняется  в  стеке  посредством  аппаратных  и  программных  средств.

 

2. Машинні цикли підтвердження переривань, що виконуються МП I8085 (1821ВМ85).

Система прерываний процессора Intel 8085

Процессор имеет пять кодов прерываний. Наивысший вход TRAP, найнизший INTR. При обработке первого запроса прерываний все остальные запросы блокируются, сигнал TRAP – соответствует немаскируемому прерыванию, при обработке немаскируемого прерывания, процессор сохраняет в стеке содержимое счётчика команд и переходит в обслуживание вектора прерывания с адресом: 0024Н.

Сигнал TRAP динамический и статический одновременно, то есть запросом прерывания является переход из «0» в «1», но до удовлетворения запроса сигнал должен оставаться на высоком уровне.

Сигналы RST 7.5, RST 6.5, RST 5.5 и INTR относятся к маскируемым прерываниям, то есть их можно разрешить с помощью специальных команд. Вход   RST 7.5 является импульсный. Входы RST 6.5, RST 5.5 и INTR являются потенциальными.

При обработке сигнала INTR процессор заканчивает выполнение текущей команды и вырабатывает сигнал подтверждения прерывания INTA. По которому производит считывание кода команды RST или команды CALL. После анализа кода команды процессор переходит к обслуживанию вектора прерывания в случае команды RESTART.

В случае команды  CALL, процессор считывает ещё два байта содержащие адрес подпрограммы обслуживания прерывания и переходит к обслуживанию данного прерывания. И в том, и в другом  случае перед переходом к подпрограмме обслуживания прерывания, процессор проталкивает  в стек содержимое счётчика команд.

 

3. Часові діаграми виконання команд МП I8085 (1821ВМ85).

Время  выключения  команды  МП  зависит  от  типа  команды  и  составляет  от  одного  до  5-ти  машинных  циклов.  Каждый  машинный  цикл  имеет  две  фазы – фазу  адресации  и  фазу  обмена  данными.

Длительность  машинного  цикла  может  составлять  от  трех  до  5-ти  машинных  тактов.

Длительность  машинного  такта  равна  периоду  тактовой  частоты  CLK, задаваемой  тактовым  генератором.

Первым  и  обязательным  машинным  циклом  всех  команд  МП  является  цикл  выборки  команды  М1,  в  результате  которого  из  ЗУ  команд  считывается  1-й  байт  содержащий  код  команды (операции)  и  определяется  длина  команды – один, два  или  три  байта.  В  следующих  машинных  циклах  производится,  если  необходимо,  считывание  следующих  байтов,  и  выполняется  пересылка  данных,  если  это  было  определено  кодом  команды,  между  процессором  и  памятью  или  устройством  ввода-вывода.

Например: команда  OUT  двухбайтовая,  выполняется за  10  машинных  тактов,  3  машинных  цикла по  команде OUT  выполняется вывод данных,  содержащихся  в аккумуляторе  во  внешнее  устройство,  адрес  которого  определяется  операндом (вторым  байтом)  команды  после  выполнения  команды  содержимое  счетчика  команд  увеличено  на  2.  

 

CLK - Выход синхроимпульсов для системной синхронизации.

А₈-А₁₅ – старший байт адреса;

AD0 – AD7 Мультиплексная   шина   адреса/данных:  8  младших разрядов  адреса  памяти  (или адреса  ввода-вывода)  в течении первого такта машинного цикла.  В течении второго и третьего  тактов  шины  данных.

ALE – строб фиксации адреса;

, - управляющие сигналы записи и чтения;

- сигналы состояния процессора.

 

4. Призначення системи прямого доступу до пам’яті. Основні типи операцій ПДП.

Прямой  доступ  к  памяти  может  быть реализован  тремя  способами (режимами)

1. Передача  данных  блоками  с  захватом  шины  на  время  передачи  блока  информации
2. Передачаданных  байтами  с  захватом  шины  на  1  цикл  обращения  к  каналу.
3. Передача  данных  байтами  с  захватом  шины  на  время, в течении которого  процессор занят выполнением внутренних  операций.  Например  во  время работы  АЛУ или наращивания СК  т.к.  прозрачный  режим,  т.к.  процессор  в  захват  не  ставится  и  вообще  не  подозревает  об  использовании  шины  каким-либо  устройством.

Прозрачный  режим  передачи  данных  требует  дополнительных  аппаратных  затрат  для  отслеживания  состояния  процессора  и  управления  буферами.

При  любой  реализации  ПДП  должна  использоваться  специализированная  схема  для пересылки данных – контроллер  ПДП.

 

{КР 580 ВТ57 }

 

5. Часові діаграми виконання обміну даними в режимі ПДП.

 

DRQ – входные сигналы запроса ПДП. Формируются УВВ, которые могут работать в режиме ПДП.

 – выходной сигнал  запроса шины. Служит для указания процессору или орбиту шины по необходимости ПДП.

 – входной сигнал от  процессора или орбиты шины, подтверждающий  предоставление шины для обмена  данными в режиме ПДП.

 – сигналы разрешения передачи данных в режиме ПДП.

 А₇-А₀ – младший байт адреса;

D0…D7 – двунаправленная шина данных. Используется для программирования контроллера, в режиме ПДП служит для выдачи старшего байта адреса.

ADSTB – строб адреса. Предназначен для стробирования адресной информации контроллера.

AEN – разрешение выдачи адреса одновременно  запрещает работу шинного формирователя управления сигналов, буфера адреса процессора.

 – выходные сигналы управления  чтением/записью в память.

 

6. Програмований контролер прямого доступу до пам’яті КР580ВТ57. Структура. Склад та призначення сигналів.

 

Контроллер ПДП КР580ВТ57 выполняет такие операции:

1. пересылка данных из памяти в УВВ;
2. пересылка данных из УВВ в память;
3. контроль работы без пересылки данных;
4. пересылка из памяти в память.

Контроллер содержит четыре канала ПДП, каждый из которых может управлять  пересылкой массивов до 64К. Контроллер имеет два режима приоритетного  обслуживания каналов (с фиксированным  и циклическим приоритетами), два  режима управления записью (с обычным и удлинённым режимами записи), режим автозагрузки, позволяющий выполнять повторный доступ к одной области памяти или выполнять стыковку массивов данных

Каждый канал имеет регистр  адреса и счётчик цикла. До начала передачи в адресный регистр заносится начальный адрес области памяти, а в счётчик заносится количество циклов пересылок данных.

Для обмена данными  между устройством ПДП и памятью  устройство ПДП адресуют контроллеру. Контроллер, получив запрос от нескольких устройств, выбирает запрос с наивысшим приоритетом и посылает сигнал запроса захвата шины (HRQ) на вход HOLD микропроцессора. Процессор завершает текущий цикл шины, освобождает шину и выдаёт контроллеру ПДП сигнал подтверждения захвата шины (HLDA). Контроллер формирует на шине адреса адрес, по которому будет выполняться обмен данными, передаёт подтверждение прямого доступа устройству ПДП с наивысшим приоритетом, вырабатывает сигнал чтения памяти или вв/в (в зависимости от выполняемой операции) и, после того, как на ШД в ответ на сигнал «чтение» появятся данные, формирует сигнал записи.

После пересылки каждого слова  содержимое каждого регистра увеличивается  или уменьшается (в зависимости  от направления счёта), а содержимое счётчика уменьшается на единицу. Передача данных прекращается, когда содержимое счётчика становится равным нулю. При этом контроллер формирует сигнал окончания передачи, который можно использовать в качестве запроса прерывания, а так же для уведомления устройства ПДП об окончании передачи данных.

D0…D7 – двунаправленная шина данных. Используется для программирования контроллера, в режиме ПДП служит для выдачи старшего байта адреса.

A7…A4 – выходные линии адреса. Используются в режиме ПДП.

A3…A0 – двунаправленные линии адреса. При программировании контроллера являются кодами и служат для адресации регистра контроллера. В режиме ПДП являются выходами.

 – двунаправленные сигналы  чтения/записи УВВ. При программировании  контролера являются входами,  в режиме ПДП – выходами.

 – выходные сигналы управления  чтением/записью в память.

 – подтверждение обмена.

 – выходной сигнал запроса  шины. Служит для указания процессору  или орбиту шины по необходимости  ПДП.

 – входной сигнал от  процессора или орбиты шины, подтверждающий  предоставление шины для обмена  данными в режиме ПДП.

 – входной сигнал сброса  контроллера.

AEN – разрешение буферных формирователей. Разрешает выдачу адреса с помощью буферов адреса управляемых контроллером ПДП или запрещает работу буферов адреса др. активных устройств, подключенных к системной шине.

ADSTB – строб адреса. Предназначен для стробирования адресной информации контроллера.

EOP – служит для указания окончания передачи данных.

MARK – выходной сигнал, который служит для указания того, что до окончания передачи осталось количество пересылок кратное 128.

DRQ0…DRQ3 – входные сигналы запроса ПДП. Формируются УВВ, которые могут работать в режиме ПДП.

 – сигналы разрешения передачи  данных в режиме ПДП. Служат  для информирования устройства, сформировавшего запрос ПДП, о  том, что оно может обмениваться  данными в режиме ПДП.

 

 7. Функціональна схема контролера прямого доступу систем з АТ-шиною.

Контроллер ПДП для систем с АТ-шиной.

DMA- контроллер реализован на двух каскадно включенных БИС I8237 и поддерживает обслуживание семи каналов ПДП. Один канал используется для каскадирования.