Система прерываний процессора Intel 8085

DMA- контроллер поддерживает два типа передач: 8-ми и 16-ти разрядные. Контроллер I8237 принимает непосредственное участие в передаче данных только в режиме «память-память», в др. режимах контроллер выступает в качестве устройства управления и координирует обмен информацией между УВВ и памятью (в этом случае разрядность пересылаемых данных для контроллера несущественна и определяется способом адресации).

Первые четыре канала DMA (с 0-го по 3-ий) управляют байтовыми пересылками данных, с 5-го по 7-ой – пересылками слов, 4-ый канал выделен для каскадирования. Контроллер формирует 16-ть разрядов адреса. Старшие разряды адрес формируются в т.н. «регистре страници». Для каналов с 0-го по3-ий контроллер формирует адресные линии с А0 по А15. соответственно разряды А16…А23 формируются регистром страницы.

Для каналов  с 5-го по 7-ой разряд А0 устанавливается в состояние логического нуля внешней по отношению к контроллеру I8237 аппаратурой. Разряды с А1 по А16 формируются контроллером I8237, а разряды А17…А23 формируются регистром страниц.

 

Режим MASTER.

Возможна ситуация, когда какой-либо канал DMA выделен не для пересылок данных в режиме ПДП, а для захвата системной шины. В этом случае контроллер, получив доступ к шине сигналом DACK, информирует об этом задатчик, который формирует сигнал MASTER, с помощью которого отключает от шины все сигналы DMA- контроллера, и АТ - шина переходит в распоряжение задатчика.

 

Функциональная схема  контроллера ПДП систем с АТ –  шиной.

Контроллер ПДП содержит два  контроллера I8237. Под управлением контроллера №1 выполняются байтовые пересылки, под управлением контроллера №2 – пересылки двухбайтовых слов.

С помощью буферного элемента BF формируются адресные линии с 0-ой по  7-ую с помощью контроллера №1 и с 1-ой по 7-ую под управлением контроллера №2. С помощью регистра RG1 формируются адресные линии с 8-ой по 15-ую под управлением контроллера №1. С помощью регистра RG2 формируются адресные линии с 9-ой по 16-ую под управлением контроллера №2. Под управлением контроллера №2 с помощью буферного элемента DD1 формируется адресная линия восемь. С помощью регистра страниц формируются адресные линии с 16-ой по 23-ю (при байтовых пересылках) и с 17-ой по 23-ю (при пересылках двухбайтовыми словами). С помощью сигнала MASTER буферные элементы контроллера переводятся в отключенное состояние, предоставляя системную шину устройству ПДП.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

8. Контролер немаскованих  переривань. Призначення, структура,  сигнали

 

Контроллер  немаскируемых прерываний

Немаскируемое прерывание не может быть заблокировано микропроцессором, ном ожжет быть запрещено или разрешено с помощью внешнего и МП аппаратуры.

  Контроллер немаскируемых прерываний предназначен для приёма фиксации и сброса запроса от источников прерываний для МП. Контроллер немаскируемых прерываний ПЭВМ обрабатывает следующие события:

1. ошибки по чётности, возникающей в модуле ОП (_{оперативной  памяти});
2. ошибки по чётности и др. любые ошибки, возникающие в начале ввода/вывода.
3. сигнал тайм-аута таймера (защита от зависаний).

В роботе контроллера  используются порты ввода/вывода: 61h, 70h.

_{Немаскируемое  прерывание NMI(Non Maskable  Interrupt) не  маскируется микропроцессором,  но  может быть  замаскировано с помощью внешней по  отношению к МП  аппаратуры,  например  программа по  управлении  котроллером NMI.  Контроллер  предназначен  для  приема,  фиксации  и  сброса  запросов  от  источников прерывания  и для формирования  сигнала NMI  для  МП.}

Формат  порта 61h

Разряды 0, 1, 2, 3 порта 61h – доступны по записи и чтению;

                4, 5, 6, 7 – доступны только для  чтения.

Формат  порта 70h

Разряд 7 порта 71h – доступен только для записи.

Контроллер  немаскируемых прерываний

 

 

 

 

 

9. Селектор адресу. Визначення . Приклади реалізації.

 

СЕЛЕКТОР АДРЕСА

 

     Одной из функций выполняемых устройством сопряжения (УС) , является селектирование или дешифрация адреса. Эту функцию выполняет узел, называемый селектором адреса, который должен выработать сигналы, соответствующие выставлению на шине адреса магистрали кода адреса, принадлежащего данному УС, или одного из зоны адресов данного УС. Обобщенная схема селектора адреса для УС , работающего как устройство ввода-вывода приведена ниже:

 

     Здесь шина А -шина  адреса магистрали, шина AS -внутренняя шина УС, на которой присутствует код, сравниваемый с адресом магистрали(может отсутствовать), ADR -выходные сигналы селектора адреса ,формируемые при обращении по магистрали к данному УС.

     Совсем не обязательно  дешифровать все линии адресной  шины магистрали. Часто для упрощения  схемы УС удобно часть этих  линий отбросить , не заводить на селектор адреса. При этом важно , чтобы адреса проектируемого УС не перекрывались с адресами, занятыми  другими устройствами компьютера. Наиболее часто отбрасывают младшие разряды адреса. По стандарту ISA  , устройства ввода-вывода адресуются 16 разрядами адресной шины А0..А15 , но большинство плат расширения работают только с А0..А9 ,поэтому обычно нет смысла обрабатывать разряды А10..А15.

     Кроме сигналов приведенных  выше ,на рисунке , на селектор  адреса часто подают сигнал  AEN, который при этом используется для запрещения выработки выходных сигналов. То есть если по магистрали идет прямой доступ к памяти , то устройство ввода - вывода должно быть обязательно отключено от магистрали и не должно реагировать на выставляемые на шине адреса коды.

Для формирования сигналов управления передатчиками и регистрами на плате - сигналов WRi# и RDi# необходим специальный блок - селектор адреса (D4). Каждый сигнал записи должен формироваться при выполнении команды Out, сигнал чтения - при выполнении команды In по определенном адресу порта ввода или вывода, указанному явно или косвенно в команде.

В большинстве случаев плата  расширения использует несколько последовательно  расположенных адресов портов. В  нашем случае такими адресами могут  быть:   

 

Адрес	Порт	Операция
A0	D8	Чтение кода наличия платы
A1	D9	Чтение байта данных из ВУА
A2	D12	Формирование сигнала READY
A3	D15	Запуск и сброс АЦП
A4	D10	Чтение данных с АЦП
A5	D11	Чтение сигнала готовности
A6-A14	D13	Программирование и работа с  БИС UART
A15	D5	Чтение номера источника запроса  прерывания
A16	D5	Сброс источника запроса прерывания

 

 

Количество адресов можно сократить, объединив, например, адреса А1 и А2, А3 и А4, А15 и А16, так как по этим парам адресов производятся разные операции.

Входными сигналами для схемы селектора являются 10 сигналов адреса с системной шины и управляющие сигналы I/ORD#*, l/OWR#* и AEN*. В общем случае селектор адреса должен выполнять следующие функции:

- определять, относится адрес, выставленный  на шине, к группе адресов, выделенных плате;

- декодировать адрес и преобразовать  его в выходной сигнал записи  или чтения, совпадающий с сигналом  l/OWR#* или I/ORD#*. В отдельных случаях, когда управляющие сигналы записи или чтения подаются непосредственно на некоторый блок (например, БИС UART), то селектор должен декодировать группу адресов и формировать сигнал обращения к блоку (CS# - Chip Select).

- блокировать свою работу в  режиме DMA;

- настраиваться на базовый адрес  платы. 

Циклы передач DMA производятся между памятью и устройствами ввода-вывода. Адресные линии управляются контроллером DMA и содержат адрес памяти, который не относится к пространству ввода-вывода. Одновременно с сигналами записи в память или чтения из памяти контроллер выдает на шину и сигналы I/ORD# или I/OWR#. Чтобы по сигналу I/ORD# не было ложного чтения (по I/OWR# - ложной записи) порта, адрес которого совпадает с адресом памяти, присутствующим в цикле DMA, контроллер DMA формирует высокий уровень сигнала AEN, сигнализирующий о недействительности адреса для порта ввода-вывода в цикле DMA. На плате расширения высоким уровнем сигнала AEN# должно блокироваться срабатывание селектора адреса.   

Каждому внешнему устройству ПК выделяется своя область адресов в пространстве ввода-вывода. Плата расширения должна использовать свободное пространство адресов. Плат на шине может быть несколько. При совпадении областей адресов портов ввода-вывода операции записи они будут отрабатывать нормально. При операциях чтения возникнет конфликт. Поэтому плата расширения должна иметь возможность настраивать селектор адреса на различные области используемых адресов (настраивать на различные базовые адреса). Конфигурирование селектора адреса выполняется переключением джамперов, затем базовый адрес должен быть занесен в файл конфигурации.

 

 

10. Модуль ОЗП динамічного типу. Структура. Взаємодія функціональних вузлів

 

Динамические  оперативные запоминающие устройства (ОЗУ)

Статические оперативные  запоминающие устройства позволяют  обеспечивать хранение записанной информации до тех пор, пока на микросхему подаётся питание. Однако запоминающая ячейка статического ОЗУ занимает относительно большую площадь, поэтому для ОЗУ большого объема в качестве запоминающей ячейки применяют конденсатор. Заряд на этой ёмкости естественно с течением времени уменьшается, поэтому его необходимо подзаряжать с периодом приблизительно 10 мс. Этот период называется периодом регенерации. Подзарядка ёмкости производится при считывании ячейки памяти, поэтому для регенерации информации достаточно просто считать регенерируемую ячейку памяти.

Схема запоминающего  элемента динамического ОЗУ и  его конструкция приведена на рисунке 1.

Схема запоминающего  элемента динамического ОЗУ и его конструкция.

При считывании заряда ёмкости необходимо учитывать, что ёмкость линии считывания много больше емкости запоминающей ячейки. Графики изменения напряжения на линии считывания при считывании информации с запоминающей ячейки без  применения регенерации приведены на рисунке 2.

Рисунок 2. Графики  изменения напряжения на линии считывания при считывании информации с запоминающей ячейки.

Первоначально на линии записи/считывания присутствует половина питания микросхемы. При подключении к линии записи/считывания запоминающей ячейки заряд, хранящийся в запоминающей ячейке, изменяет напряжение на линии на небольшую величину DU. Теперь это напряжение необходимо восстановить до первоначального логического уровня. Если приращение напряжения DU было положительным, то напряжение необходимо довести до напряжения питания микросхемы. Если приращение DU было отрицательным, то напряжение необходимо довести до уровня общего провода.

Для регенерации  первоначального напряжения, хранившегося в запоминающей ячейке в схеме  применяется RS триггер, включенный между  двумя линиями записи/считывания. Схема такого включения приведена  на рисунке 3. Эта схема за счет положительной  обратной связи восстанавливает первоначальное значение напряжения в запоминающем элементе, подключенном к выбранной линии считывания. То есть, при считывании ячейки производится регенерация хранящегося в ней заряда.

Рисунок 3. Схема  регенерирующего каскада.

Для уменьшения времени регенерации микросхема устроена так, что при считывании одной ячейки памяти в строке запоминающей матрицы регенерируется вся строка.

Особенностью  динамических ОЗУ является мультиплексирование  шины адреса. Адрес строки и адрес  столбца передаются поочередно. Адрес  строки синхронизируется стробирующим сигналом RAS# (Row Address strobe), а адрес столбца - CAS# (Column Adress Strobe). Мультиплексирование адресов позволяет уменьшить количество ножек микросхем ОЗУ. Изображение микросхемы динамического ОЗУ приведено на рисунке 4, а временные диаграммы обращения к динамическому ОЗУ на рисунке 5.

Рисунок 4. Изображение  динамического ОЗУ на принципиальных схемах. 

Рисунок 5. Временная  диаграмма обращения к динамическому  ОЗУ

Именно так  долгое время велась работа с динамическими  ОЗУ. Затем было замечено, что обычно обращение ведется к данным, лежащим  в соседних ячейках памяти, поэтому  не обязательно при считывании или записи каждый раз передавать адрес строки. Данные стали записывать или считывать блоками и адрес строки передавать только в начале блока. При этом можно сократить общее время обращения к динамическому ОЗУ и тем самым увеличить быстродействие компьютера.