Терминология в области ЭВМ, ВС и комплексов

Для сокращения наполовину количества контактов корпуса микросхемы, необходимых для передачи адреса, адресные линии мультиплексируются, адреса строки и столбца в большинстве микросхем подаются в микросхему через одни и те же контакты последовательно во времени и запоминаются соответственно в регистрах адреса строки и столбца микросхемы. Обращение к микросхеме ОЗУ обычно происходит в два этапа. Первый этап начинается с выдачи сигнала RAS (Row-Access Strobe — «строб адреса строки»), который фиксирует в микросхеме поступивший адрес строки. Второй этап включает переключение адреса для указания адреса столбца и подачу сигнала С AS (Column-Access Strobe — «строб адреса столбца»), который фиксирует этот адрес и разрешает работу регистра данных микросхемы.

Сигнал выбора микросхемы CS (Crystal Select) активизирует микросхему и используется для ее выбора в системах, состоящих из нескольких микросхем, Вход WE (Write Enable — «разрешение записи») определяет вид выполняемой операции (считывание или запись).

Записываемая информация, поступающая по шине данных, первоначально заносится во входной регистр данных, а затем — в выбранную ячейку. При выполнении операции чтения информация из ячейки до ее выдачи на шину данных буферизуется в выходном регистре данных. Обычно роль входного и выходного выполняет один и тот же регистр. На все время, пока ОЗУ не использует шину данных, информационные выходы микросхемы переводятся в третье (высокоимпедансное) состояние. Управление переключением в третье состояние обеспечивается сигналом ОЕ (Output Enable — «разрешение выдачи выходных сигналов»). Этот сигнал активизируется при выполнении операции чтения.

Управление операциями с основной памятью осуществляется контроллером памяти. Обычно этот контроллер входит в состав центрального процессора либо реализуется в виде внешнего по отношению к памяти устройства. Хотя работа микросхем ОЗУ может быть организована как по синхронной, так и по асинхронной схеме, контроллер памяти — устройство синхронное, т. е. срабатывающее исключительно по тактовым импульсам. По этой причине операции с памятью принято описывать с привязкой к тактам. В общем случае на каждую такую операцию требуется, как минимум, пять тактов, которые используются следующим образом:

указание типа операции (чтение или запись) и установка адреса строки;

формирование сигнала RAS;

установка адреса столбца;

формирование сигнала CAS;

возврат сигналов RAS и CAS в неактивное состояние.

Следует учитывать также задержки, необходимые для стабилизации электрических процессов, порождаемых управляющими сигналами.

Первые ЗУ, которые впоследствии стали называть асинхронными динамическими ОЗУ, выполняли операции чтения и записи, получив лишь запускающий сигнал (обычно, сигнал строба адреса) независимо от каких-либо внешних синхронизирующих сигналов. Диаграмма циклов чтения и записи для таких ЗУ представлена на рис. 2.3.8, а) и 2.3.8, б) соответственно. Любой цикл (чтения или записи) начинается по спаду (фронту “1” →“0”) сигнала RAS#.

Рисунок 2.3.8. Временные диаграммы простых циклов чтения а) и записи б) асинхронной динамической памяти.

Как видно из диаграмм, адрес на шины адреса поступает двумя частями: адрес строки (обозначенный как R1 или R2) и адрес столбца (C1 и C2). В момент, когда на адресной шине установилось требуемое значение части адреса, соответствующий сигнал строба (RAS# или CAS#) переводится в активное (нулевое) состояние.

Цикл записи начинается так же, как и цикл чтения, по спаду сигнала RAS# после подачи адреса строки. Записываемые данные выставляются на шину данных одновременно с подачей адреса столбца, а сигнал разрешения записи WE# при этом переводится в нулевое состояние (известен и несколько иной цикл “задержанной” записи). По истечении времени, достаточного для записи данных в элементы памяти, сигналы данных, WE#, RAS# и CAS# снимаются, что говорит об окончании цикла записи.

Помимо названного параметра TRAC – времени доступа по отношению к сигналу RAS# (его значение для микросхем второй половины 90-х годов XX столетия составляло от 40 нс до 80 нс), - на временной диаграмме, представленной на рисунке 2.3.8, указаны еще несколько времен:

TRCD – минимальное время задержки между подачей сигналов RAS# и CAS# (RAS-to-CAS Delay);

TRAS и TCAS – длительности (активного уровня) сигналов RAS# и CAS#;

TRC и TWC – длительности циклов чтения и записи соответственно;

TRP и TCP – времена регенерации строки и столбца соответственно (время регенерации определяет минимальную задержку, необходимую перед подачей очередного сигнала RAS# или CAS# после снятия (подъема в “1”) текущего).

Значения времен TRC и TWC для памяти (90-х годов) составляли порядка 50 – 100 нс, так что на одно (полное) обращение уходило от 5 до 7 циклов системной шины в зависимости от ее частоты, особенностей используемого чипсета и, собственно, быстродействия памяти. Так, для системной шины с частотой 66 Мгц длительность цикла составляет порядка 15 нс, что для 5 – 7 циклов дает диапазон 75 – 100 нс, если же частота системной шины составляла 100 МГц, то 5 циклов занимают 50 нс.

Поскольку адрес строки является старшей частью адреса, то для последовательных адресов памяти адрес строки одинаков (исключение составляет переход через границу строки). Это позволяет в (пакетном) цикле обращений по таким адресам задать адрес строки только для обращения по первому адресу, а для всех последующих задавать только адрес столбца. Такой способ получил название FPM (Fast Page Mode – быстрый страничный режим) и мог реализовываться обычными микросхемами памяти при поддержке контроллера памяти, обеспечивая сокращение времени обращения к памяти для всех циклов пакета, кроме первого.

Режим пакетной передачи (burst mode) предназначен для ускорения операций пересылки. Микросхемы пакетной памяти обычно имеют входной сигнал или бит в регистре режима, задающий порядок следования адресов (линейный или с чередованием) для конкретного применения. Длина пакетного цикла может быть фиксированной или программируемой и составлять 2, 4 или 8 передач.

Временная диаграмма пакетных циклов обращения к памяти (главным образом, чтения) является основной характеристикой производительности памяти компьютера. Ее описывают числом тактов системной шины, требуемых для каждой передачи пакета. При этом, естественно, оговаривают и саму частоту.

Рисунок 2.3.9. –Временная диаграмма цикла чтения последовательных адресов

динамической памяти DRAM в режиме FPM

Цикл чтения первого слова пакета выполняется так же, как и одиночное обращение. Второй и последующие циклы чтения оказываются короче первого из-за отсутствия фазы подачи адреса строки, и их длительность определяется минимально допустимым периодом следования импульсов CAS# – TPC (Page CAS Time). Соотношение длительностей первого и последующих циклов при частоте системной шины может достигать 5:3, откуда и обозначение 5-3-3-3, используемое как характеристика памяти, которая указывает, что первый из циклов пакета занимает по времени 5 циклов системной шины, а последующие – по 3 цикла.

Длительность (низкого уровня) импульса CAS# определяется не только временем извлечения данных из памяти, но и временем удержания их на выходе микросхемы памяти. Последнее необходимо для фиксации прочитанных данных (контроллером памяти), так как данные присутствуют на выходе только до подъема сигнала CAS#. Поэтому следующей модификацией асинхронной динамической памяти стала память EDO (Extended Data Output – растянутый выход данных). В микросхеме EDO памяти на выходе был установлен буфер-защелка, фиксирующий данные после их извлечения из матрицы памяти при подъеме сигнала CAS# и удерживающий их на выходе до следующего его спада. Это позволило сократить длительность сигнала CAS# и соответственно цикла памяти, доведя пакетный цикл до соотношения с циклами системной шины 5-2-2-2 (т.е. сократить длительность второго и последующих циклов в 1,5 раза только за счет выходного регистра-буфера).

Временная диаграмма для режима EDO показана на рисунке 2.3.10, а сам этот режим иногда называют гиперстраничным (Hyper Page Mode).

Рисунок 2.3.10 – Временная диаграмма цикла чтения последовательных адресов

динамической памяти DRAM в режиме EDO

 Впоследствии появилась  и еще одна (последняя) модификация  асинхронной DRAM – BEDO (Burst EDO – пакетная EDO память), в которой не только адрес строки, но и адрес столбца подавался лишь в первом цикле пакета, а в последующих циклах адреса столбцов формировались с помощью внутреннего счетчика. Это позволило еще повысить производительность памяти и получить для пакетного цикла соотношение 5-1-1-1.

Однако у отечественных поставщиков этот тип памяти не получил широкого распространения, так как на смену асинхронной памяти пришла синхронная – SDRAM (англ. Synchronous Dynamic RAM).

В отличие от других типов DRAM, использовавших асинхронный обмен данными, ответ на поступивший в устройство управляющий сигнал возвращается не сразу, а лишь при получении следующего тактового сигнала. Это позволяет контроллеру точно знать время готовности данных. В микросхемах SDRAM внешние управляющие сигналы фиксируются положительным фронтом сигнала синхронизации и используются для формирования команд обращения к памяти. Тактовые сигналы позволяют организовать работу SDRAM в виде конечного автомата, исполняющего входящие команды. При этом входящие команды могут поступать в виде непрерывного потока, не дожидаясь, пока будет завершено выполнение предыдущих инструкций (конвейерная обработка): сразу после команды записи может поступить следующая команда, не ожидая, когда данные окажутся записаны. Поступление команды чтения приведёт к тому, что на выходе данные появятся спустя некоторое количество тактов — это время называется задержкой (англ. SDRAM latency) и является одной из важных характеристик данного типа устройств. Первый стандарт SDRAM с появлением последующих стандартов стал именоваться SDR (Single Data Rate ). За один такт принималась одна управляющая команда и передавалось одно слово данных. Типичными тактовыми частотами были 66, 100 и 133 МГц. Микросхемы SDRAM выпускались с шинами данных различной ширины (обычно 4, 8 или 16 бит), но как правило, эти микросхемы входили в состав 168-пинного модуля DIMM, который позволял прочитать или записать 64 бита (в варианте без контроля чётности) или 72 бита (с контролем чётности) за один такт.

Использование шины данных в SDRAM оказалось осложнено задержкой в 2 или 3 такта между подачей сигнала чтения и появлением данных на шине данных, тогда как во время записи никакой задержки быть не должно. Потребовалась разработка достаточно сложного контроллера, который не позволял бы использовать шину данных для записи и для чтения в один и тот же момент времени.

Рисунок 2.3.11 Структурная схема SDRAM модуля «Samsung», KM432S2030C.

Основные блоки SDRAM модуля:

Address register (регистр адреса) производит считывание адреса с шины и сохраняет значение в регистре адреса. Адрес столбца или строки определяется сигналом CKE.

Timing Register (регистр синхроимпульсов)–управляющее  устройство (командный автомат), которое создает набор сигналов для синхронизации и управления основными функциональными блоками исходя из значений входных сигналов.

Bank Select (блок адресации  банков памяти) производит активацию  блока памяти.

Row Buffer/Refresh Counter (буфер строки/ счетчик регенерации) сохраняет  адрес активированной строки и содержит значение счетчика регенерации для обновления данных.

Row Decoder (дешифратор строки) производит дешифрацию и активацию  выбранной строки памяти для организации дальнейшего обращения.

Col Buffer (буфер столбца) хранит  текущий адрес столбца памяти.

Column Decoder (дешифратор столбца) производит дешифрацию и активацию выбранного столбца памяти для организации ввода вывода.

Latency & Burst Length (устройство  задержки и длины последовательного  обращения) создает сигналы для синхронного управления блоками памяти в режиме ввода-вывода данных.

Programming Register (регистр управления) хранит конфигурационные значения, необходимые для синхронной работы памяти.

Sense AMP (блок усилителей) производит  усиление и согласование уровней  выходных данных.

Output Buffer (буфер выходных данных) производит хранение значений выходных данных в режиме чтения.

I/O Control (блок управления  вводом-выводом) осуществляет управление  потоком ввода-вывода.

Data Input Register (регистр входных  данных) хранит значения входных  данных для дальнейшей записи в память.

Управляющие сигналы

Команды, управляющие модулем памяти SDR SDRAM, подаются на контакты модуля по 7 сигнальным линиям. По одной из них подается тактовый сигнал, передние (нарастающие) фронты которого задают моменты времени, в которые считываются команды управления с остальных 6 командных линий. Имена шести командных линий и описания команд приведены ниже:

CLK (system CLocK) – системная  синхронизирующая частота. Все процессы  синхронизируются по переходу (переднему фронту) из «0» в «1».

CKE (Clock ENable) — при низком уровне сигнала блокируется подача тактового сигнала на микросхему. Команды не обрабатываются, состояние других командных линий игнорируется.

A0-A10 (Address) – адрес строки  и столбца мультиплексируются  на этих выводах (адрес строки RA0 - RA10, адрес столбца CA0 - CA7).

BA0,1 (bank select address) – при  помощи этих выводов производится  активация выбранных банков в  режиме установки адреса строки. В режиме чтения/записи производится  однозначные операции в выбранных банках памяти.

/CS (Chip Select) — при высоком уровне сигнала все прочие управляющие линии, кроме CLK, CKE и DQM игнорируются. Действует как команда NOP (нет оператора).

DQM0-3 (data input/output mask) — высокий уровень на этой линии запрещает чтение/запись данных. При одновременно поданной команде записи данные не записываются в DRAM. Присутствие этого сигнала в двух тактах, предшествующих циклу чтения приводит к тому, что данные не считываются из памяти.