Терминология в области ЭВМ, ВС и комплексов

/RAS (row address strobe) — позволяет получить доступ к строке. Указывает командному аппарату, что присутствующий адрес на шине является адресом строки.

/CAS (column address strobe) — позволяет получить доступ к столбцу. Указывает командному аппарату, что присутствующий адрес на шине является адресом столбца.

/WE (write enable) — указывает на тип проводимой команды (чтение = «1», запись = «0»).

Для управления SDRAM используются следующие команды:

Таблица 2.3.1. Упрощенная таблица истинности для SDRAM

/CS	/RAS	/CAS	/WE	BAn	A10	An	Команда
1	x	x	x	x	x	x	задержка команды (нет операции).
0	1	1	1	x	x	x	нет операции.
0	1	1	0	x	x	x	остановить текущую операцию пакетного чтения или записи.
0	1	0	1	№ банка	0	№ столбца	считать пакет данных из активированного ряда.
0	1	0	1	№ банка	1	№ столбца	как и предыдущая команда, по завершении произвести деактивацию ряда.
0	1	0	0	№ банка	0	№ столбца	записать пакет данных в активированный ряд.
0	1	0	0	№ банка	1	№ столбца	как и предыдущая команда, по завершении произвести деактивацию ряда.
0	0	1	1	№ банка	№ строки		открыть ряд для операций записи и чтения.
0	0	1	0	№ банка	0	x	деактивировать текущий ряд выбранного банка.
0	0	1	0	x	1	x	деактивировать текущий ряд всех банков.
0	0	0	1	x	X	x	Операция регенерации данных. Все банки должны быть деактивированы.
0	0	0	0	0 0	РЕЖИМ		произвести конфигурирование микросхемы данными с линий BA0,1, A0—A10.

Конфигурирование микросхемы памяти производится путем записи соответствующих значений в поля регистра управления, как показано в таблице 2.3.2.

Таблица2.3.2. Таблица значений регистра управления

Адрес	BA0-BA1	A10/AP	A9	A8	A7	A6-A4	A3	A2-A0
Функция	резерв	резерв	режим записи	0	0	задержка CAS	тип последовательного обращения	длина очереди

Конфигурирование длины очереди (burst length)в режиме последовательного обращения представлено в таблице 2.3.3.

Таблица 2.3.3. Таблица значений длины очереди

Длина очереди
A2	A1	A0	BT=0	BT=1
0	0	0	1	1
0	0	1	2	2
0	1	0	4	4
0	1	1	8	8
1	0	0	резерв	резерв
1	0	1	резерв	резерв
1	1	0	резерв	резерв
1	1	1	страница	резерв

Тип последовательного обращения (Burst Type) определяется значением A3. Если A3 = 0, то тип обращения устанавливается последовательный, если A3 = 1, то обращение будет чередующимся.

Таблица 2.3.4. Последовательность обращений при длине очереди (burst length)= 4

Начальный адрес		Последовательный режим				Чередующийся режим
A1	A0
0	0	0	1	2	3	0	1	2	3
0	1	1	2	3	0	1	0	3	2
1	0	2	3	0	1	2	3	0	1
1	1	3	0	1	2	3	2	1	0

Задержка CAS устанавливается значениями A6-A4 и определяет количество тактовых импульсов от возникновения активного уровня CAS (адрес столбца) до возникновения данных на выходе в режиме чтения. Диаграмма чтения и записи с длиной очереди = 4 (burst length = 4), представлена на рисунке 2.3.12.Режим записи устанавливается значением сигнала A9 и определяет либо очередной режим (A9=0), либо одиночный (A9=1).

 

DDR SDRAM (англ. Double Data Rate Synchronous Dynamic Random Access Memory — синхронная динамическая память с произвольным доступом и удвоенной скоростью передачи данных). При использовании DDR SDRAM достигается удвоенная скорость работы, нежели в SDRAM, за счёт считывания команд и данных не только по фронту, как в SDRAM, но и по спаду тактового сигнала. За счёт этого удваивается скорость передачи данных без увеличения частоты тактового сигнала шины памяти. Таким образом, при работе DDR на частоте 100 МГц мы получим эффективную частоту 200 МГц (при сравнении с аналогом SDR SDRAM). В спецификации JEDEC есть замечание, что использовать термин «МГц» в DDR некорректно, правильно указывать скорость «миллионов передач в секунду через один вывод данных».

В DDR-памяти каждый буфер ввода-вывода на каждой линии шины данных передает два бита за один такт, то есть фактически работает на удвоенной тактовой частоте, оставаясь при этом синхронизованным с ядром памяти. Такой режим работы возможен, если два бита доступны буферу ввода-вывода на каждом такте работы памяти. Для этого требуется, чтобы каждая команда чтения приводила к передаче из ядра памяти в буфер ввода-вывода сразу 2n бит. С этой целью разрядность внутренней шины данных модуля от ядра памяти к буферам ввода-вывода увеличена вдвое. А из буфера они забираются с той же частотой, но только по противоположным фронтам тактового сигнала. Такая схема доступа называется 2n-Prefetch. В ней используются две независимые линии передачи, откуда биты поступают на шину данных.

Рисунок 2.7 – Реализация технологии 2n-Prefetch

В остальном свойства памяти DDR не имеют значительных отличий от памяти типа SDR.

Все последующие технологии памяти организованы по рассмотренным выше принципам работы памяти типов DDR и SDR. Основная тенденция развития памяти основана не на увеличении частоты ядра памяти, а на увеличении ширины шины данных и снижении нагрузки на ядро. Поэтому фактически модули памяти, работающие на высоких эффективных частотах, используют внутри микросхемы с рабочей частотой около 100МГц.

Отличие DDR2 от DDR - вдвое большая частота работы шины, по которой данные передаются в буфер микросхемы памяти.

Отличие DDR3 от DDR2 уменьшено на 40% потребление энергии, что обусловлено пониженным (1,5 В, по сравнению с 1,8 В для DDR2 и 2,5 В для DDR) напряжением питания для ячеек памяти. Снижение напряжения питания достигается за счёт использования 90-нм (вначале, в дальнейшем 65-, 50-, 40-нм) техпроцесса при производстве микросхем и применения транзисторов с двойным затвором Dual-gate (что способствует снижению токов утечки).

DDR4 Будет поддерживать  частоты от 2133 до 4266 МГц, при этом  напряжение питания ячеек памяти  снижено до 1.2 В.

Регенерация

Поскольку обращения (запись или чтение) к различным ячейкам памяти обычно происходят в случайном порядке, для поддержания сохранности данных применяется регенерация памяти (memory refresh) — регулярный циклический перебор ее ячеек (обращение к ним) с холостыми циклами. Регенерация в микросхеме происходит одновременно по всей строке матрицы при обращении к любой из ее ячеек. Максимальный период обращения к каждой строке Trf (refresh time) для гарантированного сохранения информации у современной памяти лежит в пределах 8-64 мс. В зависимости от объема и организации матрицы для однократной регенерации всего объема требуется 512, 1024, 2048 или 4096 циклов обращений. При распределенной регенерации (distributed refresh) одиночные циклы регенерации выполняются равномерно с периодом trf (рис. 8.2, а), который для стандартной памяти принимается равным 15,6 мкс. Период этих циклов называют частотой регенерации (refresh rate). Для памяти с расширенной регенерацией (extended refresh) допустим период циклов до 125 мкс. Возможен также и вариант пакетной регенерации (burst refresh), когда все циклы регенерации собираются в пакет (рис. 8.2, б), во время которого обращение к памяти по чтению и записи блокируется. При количестве циклов 1024 эти пакеты будут периодически занимать шину памяти примерно на 130 мкс, что далеко не всегда допустимо. По этой причине, как правило, выполняется распределенная регенерация, хотя возможен и промежуточный вариант — пакетами по несколько (например, 4) циклов.

Рис. 8.2. Регенерация динамической памяти: а — распределенная, б — пакетная

Циклы регенерации могут организовываться разными способами. Классическим является цикл без импульса CAS# (рис. 8.3, слева), сокращенно именуемый ROR (RAS Only Refresh — регенерация только импульсом RAS#). В этом случае адрес очередной регенерируемой строки выставляется контроллером памяти до спада RAS# очередного цикла регенерации, порядок перебора регенерируемых строк не важен.

Рис. 8.3. Циклы регенерации динамической памяти: слева — ROR, справа — CBR

Другой вариант — цикл CBR (СAS Before RAS), поддерживаемый практически всеми современными микросхемами памяти (рис. 8.3, справа). В этом цикле регенерации спад импульса RAS# происходит при низком уровне сигнала CAS# (в обычном цикле обращения такой ситуации не возникает). В этом случае микросхема выполняет регенерацию строки, адрес которой находится во внутреннем счетчике микросхемы, и в задачу контроллера входит только периодическое формирование таких циклов. Во время спада RAS# сигнал WE# должен находиться в состоянии высокого уровня. Дополнительным преимуществом данного цикла является экономия потребляемой мощности за счет неактивности внутренних адресных буферов.

Микросхемы синхронной динамической памяти выполняют циклы CBR по команде Auto Refresh. А по команде Self Refresh или Sleep Mode они производят автономную регенерацию в энергосберегающем режиме. Такой возможностью обладают некоторые современные микросхемы, имеющие внутренний генератор. Вход в режим осуществляется, как в цикл CBR, но сигнал RAS# должен быть активен более 100 мкс. Информация в таком состоянии хранится сколь угодно долго при наличии питающего напряжения. Выход из этого «спящего» состояния осуществляется по подъему сигналов RAS# и CAS#.

Цикл скрытой регенерации (hidden refresh) является разновидностью цикла CBR: здесь в конце полезного цикла чтения или записи сигнал CAS# удерживается на низком уровне, a RAS# поднимается и снова опускается, что и является указанием микросхеме на выполнение цикла регенерации по внутреннему счетчику (рис. 8.4). При этом слово «скрытость» не всегда означает экономию времени (затраты на регенерацию остаются теми же, что и в обычном цикле CBR, хотя, в принципе, возможно предельное укорочение активной части импульса CAS# при чтении). Во время скрытой регенерации после цикла чтения выходные буферы сохраняют только что считанные данные (в обычном цикле CBR выходные буферы находятся в высокоимпедансном состоянии).

Регенерация основной памяти в PC/XT осуществлялась каналом DMA-О. Сигнал Refr, вырабатываемый каждые 15,6 мкс, вызывает холостой цикл обращения к памяти для регенерации очередной строки. В PC/AT контроллер регенерации усложнен. В современных компьютерах регенерацию основной памяти берет на себя чипсет, и его задача — по возможности использовать для регенерации циклы шины, не занятые ее абонентами (процессорами и активными контроллерами). Самые «ловкие» контроллеры выполняют интеллектуальную регенерацию (smart refresh) — ставят запросы на регенерацию в очередь, которую обслуживают в свободное для шины время, и только если запросов накапливается больше предельного количества, откладывается текущий цикл обмена по шине и цикл регенерации выполняется немедленно. Модули памяти в разных банках могут регенерироваться одновременно, но в условиях чередования для экономии времени целесообразно производить регенерацию одного банка во время полезного обращения к другому. Некоторые системные платы позволяют использовать режим пониженной частоты регенерации (slow refresh), однако он доступен только с модулями памяти, допускающими расширенную регенерацию.